Défis de conception des émetteurs filaires à grande vitesse

Défis de conception des émetteurs filaires à grande vitesse

Horodatage: 27 avril 2023 3:08
Nœud source: 2613231

Par Samad Parekh et Noman Hai

Le besoin d'équipements de mise en réseau à bande passante plus élevée ainsi que de connectivité dans le cloud et les centres de données hyperscale entraîne la transition de la technologie de commutation de 25T (téraoctets) à 50T et bientôt à 100T. L'industrie a choisi Ethernet pour piloter le marché des commutateurs, en utilisant aujourd'hui la technologie 112G SerDes et les architectures de nouvelle génération conçues pour fonctionner à 224 Gb/s. Ces débits de données posent des défis extrêmes sur l'ensemble de l'émetteur-récepteur SerDes. Cet article examinera certains des défis posés aux émetteurs à grande vitesse, notamment le choix des architectures de multiplexeurs, la conception des égaliseurs, les taux de sérialisation des données, la sélection du pilote de sortie approprié et la garantie de l'intégrité du signal.

Défis de sérialisation et de multiplexage

Commençons par une introduction de la structure globale d'un émetteur filaire. L'émetteur (TX) prend plusieurs flux de données parallèles à faible débit, les sérialise en un seul flux de données à débit supérieur et le transmet sur le canal de telle sorte que les données soient reconnaissables à l'autre extrémité.

Fig. 1 : Schéma fonctionnel d'un TX.

Les données entrent d'abord dans une série de multiplexeurs (MUX) où chaque étage successif réduit de moitié le nombre d'entrées et double le débit de données à la sortie jusqu'à ce qu'il y ait un flux de données. Considérez le cas 112 Gb/s où il y a 64 entrées fonctionnant à 1.75 Gb/s qui doivent être sérialisées. Alors que la logique CMOS peut être utilisée comme premiers étages, les derniers étages peuvent être basés sur CML (logique en mode courant) pour s'adapter aux vitesses de commutation plus élevées afin de satisfaire le compromis puissance-vitesse [1].

Une architecture TX à plein débit est illustrée ci-dessous.

Fig. 2 : Une architecture TX à plein débit.

La bascule finale (FF) a des exigences de synchronisation et d'horloge strictes. Cependant, au fur et à mesure que nous remontons la chaîne, l'horloge se divise et les exigences de chronométrage sont également assouplies. Dans la figure 2, les étapes de sérialisation sont représentées sous la forme d'un MUX 2:1 à cinq verrous et cette structure MUX spécifique peut continuer dans les étapes de sérialisation. Cependant, d'autres architectures MUX sont disponibles, notamment un MUX à trois verrous, un MUX à un verrou, un MUX sans verrou ou une combinaison de ces circuits.

Techniques d'égalisation pour les émetteurs à grande vitesse

Une fois les données sérialisées, elles doivent être égalisées pour compenser la perte dépendante de la fréquence du canal de communication. Le plus souvent, cette égalisation est effectuée à l'aide d'un égaliseur à temps discret Feed Forward Equalizer (FFE). Les architectures FFE à temps discret ont l'avantage d'une amplification à faible bruit, de la capacité d'annuler les pré-curseurs et de contrôler avec précision les poids des prises, et d'efficacité en termes de réalisation de circuit sur puce. La figure 3 ci-dessous montre une forme d'onde tracée dans le Environnement de conception PrimeWave de la façon dont un FFE peut égaliser un œil fermé.

Fig. 3 : Un exemple FFE montrant un œil ouvert après égalisation FFE simulé dans PrimeSim.

Au fil du temps, l'industrie est passée à des architectures plus flexibles, basées sur DSP-DAC, où la modulation et l'égalisation FFE sont effectuées dans le domaine numérique, comme le montre la figure 4.

Fig. 4 : Architecture TX basée sur analogique vs DSP.

La résolution TX DAC est dictée par la résolution FFE qui est spécifiée pour différents protocoles. Pour les applications Ethernet, la résolution DAC est d'environ 7 bits et peut être implémentée sous forme de tranches codées binaires ou thermométriques, ou une combinaison des deux. La décision de conception est le compromis entre la linéarité, la capacité de sortie, la surface et la consommation électrique.

Choix de taux de sérialisation des données : demi-taux, quart de taux et octal-taux

Le choix du taux de sérialisation des données final est une décision de conception très importante car un taux plus élevé assouplit l'exigence de vitesse d'horloge et réduit la consommation d'énergie au détriment d'un nombre plus élevé de phases d'horloge et d'une capacité de sortie du multiplexeur accrue. La figure 5 montre une architecture TX à demi-débit, qui supprime la bascule finale et utilise les deux phases de l'horloge divisée.

Fig. 5 : Une architecture TX à demi-débit.

Cependant, le rapport cyclique de ces deux phases affecte la qualité de l'œil de sortie final. Ce concept d'architecture à demi-débit peut être étendu à des MUX à débit quart ou octal. Le compromis de choix de conception est illustré à la figure 6. Sur la base de recherches récentes, les émetteurs 100 Gb/s utilisent une architecture à quart de débit en raison d'exigences assouplies sur les horloges.

Fig. 6 : Débit de données en fonction de la fréquence d'horloge.

Comparaison des options de pilote de sortie pour les multiplexeurs : logique en mode actuel et terminaison de la série source

La sortie finale du MUX doit être conduite à travers le canal avec suffisamment d'oscillation pour compenser les pertes de canal, tout en contrôlant la consommation d'énergie. Il existe principalement deux choix pour le pilote de sortie : Current Mode Logic (CML) et Voltage Mode Logic (VML), également appelés Source-Series Terminated (SST), qui sont illustrés à la figure 7. Les avantages et les inconvénients des pilotes sont résumés. dans le tableau 1.

Fig. 7 : Pilotes basés sur CML et SST.

Tableau 1 : Comparaison des pilotes basés sur CML et SST.

Optimisation de l'intégrité du signal

Le Pad Matching Network (PMN) est très important pour l'intégrité du signal de l'œil de sortie. Bien que de simples bobines en T et des bobines pi aient été utilisées dans des applications inférieures à 50 GHz, pour des débits de données supérieurs à 100 Gb/s 9th Le réseau LC de commande est généralement utilisé pour isoler le pilote, l'ESD et la capacité du plot de sortie, comme illustré à la figure 8. Cette disposition étend théoriquement la bande passante de sortie d'un facteur de 2.8x. La conception doit être optimisée pour la bande passante, la perte de retour et le retard de groupe, et nécessite souvent une modélisation et une simulation électromagnétiques 3D approfondies de la matrice et du boîtier, qui sont activées à l'aide du Plate-forme de conception personnalisée Synopsys.

Fig. 8 : Réseau d'adaptation des pads.

IP Ethernet Synopsys 224G & 112G

En tant que premier fournisseur de l'industrie de IP SerDes haut débit, Synopsys propose un portefeuille complet avec une puissance, des performances et une surface de pointe, permettant aux concepteurs de répondre aux exigences de connectivité efficaces des SoC informatiques hautes performances. Les équipes de conception de Synopsys ont développé diverses nouvelles méthodes pour résoudre les défis de conception imposés par les SoC de calcul haute performance 800G/1.6T avec IP PHY Ethernet 224G ainsi que  IP PHY Ethernet 112G. Rejoignez-nous à ISACS 2023 où nous présenterons une demi-journée tutoriel pour une discussion plus approfondie sur ce sujet.

Noman Hai est responsable de l'équipe de conception analogique du groupe de solutions IP de Synopsys.

Référence

[1] B. Razavi, « Breaking the Speed-Power Tradeoffs in Broadband Circuits: Review techniques de conception pour les émetteurs-récepteurs jusqu'à 56 GHz », dans IEEE Nanotechnology Magazine, vol. 16, non. 3, pp. 6-15, juin 2022, doi : 10.1109/MNANO.2022.3160770.

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