تجزیه و تحلیل شبکه تحویل توان در طراحی DRAM

بازنشر افلاطون

دنبال: 0

حرفه طراحی IC من با طراحی DRAM در سال 1978 شروع شد، بنابراین من به پیشرفت‌ها در این زمینه از طراحی حافظه توجه کرده‌ام تا به چالش‌های طراحی، به‌روزرسانی‌های فرآیند و نوآوری‌ها در این مسیر توجه داشته باشم. سینوپسیس میزبان یک سمپوزیوم فناوری حافظه در نوامبر 2022، و من فرصتی برای تماشای ارائه ای از مهندسان SK hynix، Tae-Jun Lee و Bong-Gil Kang داشتم. تراشه‌های DRAM مانند تراشه‌های اخیر به ظرفیت بالا و سرعت داده‌های سریع 9.6 گیگابیت در ثانیه رسیده‌اند. LPDDDR5T اطلاعیه در 25 ژانویه نرخ داده‌ها را می‌توان با یکپارچگی شبکه تحویل نیرو (PDN) محدود کرد، اما تجزیه و تحلیل یک DRAM با تراشه کامل با PDN زمان شبیه‌سازی را بسیار کاهش می‌دهد.

حداکثر پهنای باند حافظه در هر کانال x64 رشد ثابتی را در چندین نسل نشان داده است:

DDR1، 3.2 گیگابایت بر ثانیه با منبع تغذیه 2.5 ولت
DDR2، 6.4 گیگابایت بر ثانیه با منبع تغذیه 1.8 ولت
DDR3، 12.8 گیگابایت بر ثانیه با منبع تغذیه 1.5 ولت
DDR4، 25.6 گیگابایت بر ثانیه با منبع تغذیه 1.2 ولت
DDR5، 51.2 گیگابایت بر ثانیه با منبع تغذیه 1.1 ولت

یک چالش بزرگ در دستیابی به این اهداف زمان‌بندی تهاجمی، کنترل مسائل افت انگلی IR است که در طول طرح آی‌سی آرایه DRAM ایجاد می‌شود، و در زیر نمودار افت IR نشان داده شده است که در آن رنگ قرمز ناحیه‌ای با بالاترین افت ولتاژ است، که به نوبه خود عملکرد حافظه را کند می کند.

IR قطره حداقل — نمودار قطره ای IR آرایه DRAM

انگل‌های استخراج‌شده برای یک آی‌سی در قالب فایل SPF ذخیره می‌شوند و افزودن این انگل‌ها برای PDN به فهرست شبکه SPICE باعث می‌شود که شبیه‌ساز مدار تا 64 برابر کند شود، در حالی که تعداد عناصر انگلی RC اضافه شده توسط PDN برابر است. 3.7 برابر بیشتر از انگلی های سیگنالی.

در SK hynix آنها یک رویکرد عملگرایانه برای کاهش زمان اجرای شبیه سازی در هنگام استفاده از آن ارائه کردند PrimeSim™ Pro شبیه ساز مدار در لیست های شبکه SPF از جمله PDN با استفاده از سه تکنیک:

پارتیشن بندی نت لیست بین Power و سیگنال های دیگر
کاهش عناصر RC در PDN
کنترل تحمل رویداد شبیه سازی

PrimeSim Pro از پارتیشن بندی برای تقسیم نت لیست بر اساس اتصال استفاده می کند و به طور پیش فرض PDN و سیگنال های دیگر با هم ترکیب می شوند و پارتیشن های بسیار بزرگی را تشکیل می دهند که به نوبه خود زمان های شبیه سازی را بسیار کاهش می دهد. در اینجا بزرگترین پارتیشن با تنظیمات شبیه ساز پیش فرض به نظر می رسد:

بزرگترین پارتیشن قبل از دقیقه — بزرگترین پارتیشن، تنظیمات پیش فرض

یک گزینه در PrimeSim Pro (primesim_pwrblock) برای کاهش اندازه بزرگترین پارتیشن استفاده شد و PDN را از سیگنال های دیگر جدا کرد.

بزرگترین پارتیشن بعد از دقیقه — بزرگترین پارتیشن، با استفاده از گزینه: primesim_pwrblock

PDN استخراج شده با فرمت SPF دارای عناصر RC بسیار زیادی بود که زمان اجرای شبیه سازی مدار را کاهش می داد، بنابراین گزینه ای به نام primesim_postl_rcred برای کاهش شبکه RC و در عین حال حفظ دقت استفاده شد. گزینه کاهش RC توانست تعداد عناصر RC را تا 73.9 درصد کاهش دهد.

شبیه‌سازهای مداری مانند PrimSim Pro از ریاضیات ماتریس برای حل جریان و ولتاژ در پارتیشن‌های فهرست شبکه استفاده می‌کنند، بنابراین زمان اجرا مستقیماً با اندازه ماتریس و تعداد دفعات تغییر ولتاژ نیاز به محاسبه مجدد دارد. گزینه شبیه ساز primesim_evtgrid_for_pdn استفاده شده است، و تعداد دفعاتی که یک ماتریس باید حل شود را هر زمان که تغییرات ولتاژ کوچکی در PDN وجود دارد، کاهش می دهد. نمودار زیر که به رنگ بنفش نشان داده شده است، در هر نقطه از زمان که حل ماتریس در PDN به طور پیش‌فرض مورد نیاز بود، یک X دارد، سپس با رنگ سفید، مثلث‌هایی در هر نقطه از زمان نشان داده شده است که حل ماتریس با گزینه شبیه‌ساز استفاده می‌شود. مثلث های سفید بسیار کمتر از X بنفش اتفاق می افتند و سرعت شبیه سازی سریع تری را ممکن می کنند.

کنترل رویداد قدرت حداقل — Power Event Control با استفاده از گزینه: primesim_evtgrid_for_pdn

آخرین گزینه شبیه ساز FineSim Pro که برای کاهش زمان اجرا مورد استفاده قرار گرفت primesim_pdn_event_control=a:b، و با اعمال یک منبع توان ایده آل برای a:b کار می کند و در نتیجه محاسبه ماتریس کمتری برای PDN انجام می شود.

بهبود زمان اجرا شبیه‌سازی با استفاده از ترکیب همه گزینه‌های FineSim Pro یک افزایش سرعت 5.2 برابری بود.

خلاصه

مهندسان SK hynix از شبیه سازهای مدار FineSim و PrimeSim برای تجزیه و تحلیل در طراحی تراشه های حافظه خود استفاده کرده اند. استفاده از چهار گزینه در PrimeSim Pro باعث بهبود سرعت کافی برای امکان تجزیه و تحلیل PDN تمام تراشه با انگل‌های SPF شده است. من انتظار دارم که Synopsys به نوآوری و بهبود خانواده شبیه ساز مدار خود ادامه دهد تا بتواند با چالش های رو به رشد تراشه های حافظه و سایر سبک های طراحی IC روبرو شود.