چالش های طراحی فرستنده های سیمی پرسرعت

چالش های طراحی فرستنده های سیمی پرسرعت

تمبر زمان: 27 آوریل 2023 ساعت 3:08 صبح
گره منبع: 2613231

توسط صمد پرخ و نعمان های

نیاز به تجهیزات شبکه با پهنای باند بالاتر و همچنین اتصال در ابر و مراکز داده ابرمقیاس، انتقال فناوری سوئیچ را از 25T (ترابایت) به 50T و به زودی به 100T سوق داده است. صنعت اترنت را برای هدایت بازار سوئیچ انتخاب کرده است، با استفاده از فناوری 112G SerDes امروزه و معماری های نسل بعدی که برای کارکرد با سرعت 224Gb/s طراحی شده اند. این نرخ های داده چالش های شدیدی را در کل فرستنده گیرنده SerDes ایجاد می کند. این مقاله برخی از چالش‌های موجود در فرستنده‌های پرسرعت را بررسی می‌کند، از جمله انتخاب معماری مالتی پلکسر، طراحی اکولایزر، نرخ سریال‌سازی داده‌ها، انتخاب درایور خروجی مناسب و اطمینان از یکپارچگی سیگنال.

چالش های سریال سازی و چندگانه سازی

بیایید با معرفی ساختار کلی یک فرستنده سیمی شروع کنیم. فرستنده (TX) چندین جریان داده موازی با نرخ پایین‌تر را می‌گیرد، آنها را در یک جریان داده با نرخ بالاتر سریال می‌کند، و آن را از طریق کانال به گونه‌ای ارسال می‌کند که داده‌ها از طرف دیگر قابل تشخیص باشند.

شکل 1: بلوک دیاگرام یک TX.

داده ها ابتدا وارد یک سری مولتی پلکسرها (MUX) می شوند که در آن هر مرحله متوالی تعداد ورودی ها را نصف می کند و سرعت داده را در خروجی دو برابر می کند تا زمانی که یک جریان داده وجود داشته باشد. مورد 112 گیگابیت بر ثانیه را در نظر بگیرید که در آن 64 ورودی با سرعت 1.75 گیگابیت بر ثانیه کار می کنند و باید سریال شوند. در حالی که منطق CMOS را می توان به عنوان چند مرحله اول استفاده کرد، مراحل آخر ممکن است مبتنی بر CML (منطق حالت فعلی) باشد تا سرعت سوئیچینگ بالاتر را برای برآورده کردن مبادله سرعت توان برآورده کند [1].

یک معماری TX با نرخ کامل در زیر نشان داده شده است.

شکل 2: معماری TX با نرخ کامل.

فلیپ فلاپ نهایی (FF) نیازمند زمان بندی و زمان بندی دقیق است. با این حال، همانطور که از زنجیره بالا می رویم، ساعت تقسیم می شود و الزامات زمان بندی نیز آرام می شوند. در شکل 2، مراحل سریال سازی به صورت MUX پنج لچ 2:1 نشان داده شده است و این ساختار MUX خاص می تواند در مراحل سریال ساز ادامه یابد. با این حال، سایر معماری‌های MUX از جمله MUX سه لچ، MUX یک لچ، MUX بدون لچ یا ترکیبی از این مدارها در دسترس هستند.

تکنیک های یکسان سازی برای فرستنده های پرسرعت

پس از سریال سازی داده ها، باید برای جبران از دست دادن کانال ارتباطی وابسته به فرکانس، یکسان سازی شود. معمولاً این تساوی با استفاده از یک اکولایزر پیش‌خور زمان گسسته (FFE) انجام می‌شود. معماری‌های FFE زمان گسسته از مزایای تقویت نویز کم، توانایی لغو پیش نشانگرها و کنترل دقیق وزن‌های ضربه‌ای و کارایی از نظر تحقق مدار بر روی تراشه برخوردار هستند. شکل 3 زیر یک شکل موج را نشان می دهد که در نمودار نشان داده شده است محیط طراحی PrimeWave چگونه یک FFE می تواند یک چشم بسته را برابر کند.

شکل 3: یک مثال FFE که یک چشم باز را پس از یکسان سازی FFE شبیه سازی شده نشان می دهد PrimeSim.

صنعت در طول زمان به سمت معماری‌های انعطاف‌پذیرتر مبتنی بر DSP-DAC رفته است، جایی که مدولاسیون و یکسان سازی FFE در حوزه دیجیتال انجام می‌شود، همانطور که در شکل 4 نشان داده شده است.

شکل 4: معماری TX مبتنی بر DSP در مقابل آنالوگ.

وضوح TX DAC توسط وضوح FFE که برای پروتکل های مختلف مشخص شده است، دیکته می شود. برای کاربردهای اترنت، رزولوشن DAC حدود 7 بیت است و می تواند به صورت برش های کدگذاری شده باینری یا دماسنج یا ترکیبی از هر دو پیاده سازی شود. تصمیم طراحی مبادله بین خطی بودن، ظرفیت خروجی، مساحت و توان مصرفی است.

انتخاب‌های نرخ سریال‌سازی داده‌ها: نرخ نصف، نرخ چهارم، و نرخ هشت‌گانه

انتخاب نرخ سریال‌سازی نهایی داده‌ها یک تصمیم طراحی بسیار مهم است زیرا نرخ بالاتر نیاز به سرعت کلاک را کاهش می‌دهد و مصرف انرژی را به قیمت افزایش تعداد فازهای کلاک و افزایش ظرفیت خروجی مالتی پلکسر کاهش می‌دهد. در شکل 5 یک معماری TX نیمه نرخی نشان داده شده است که فلیپ فلاپ نهایی را حذف می کند و از هر دو فاز ساعت تقسیم شده استفاده می کند.

شکل 5: یک معماری TX نیم نرخی.

با این حال، چرخه وظیفه این دو فاز بر کیفیت چشم خروجی نهایی تأثیر می گذارد. این مفهوم از معماری نیم نرخی را می توان به MUX نرخ چهارم یا اکتال گسترش داد. مبادله انتخاب طراحی در شکل 6 نشان داده شده است. بر اساس تحقیقات اخیر، فرستنده های 100 گیگابیت بر ثانیه به دلیل نیازهای آرام در ساعت ها، از معماری نرخ چهارم استفاده می کنند.

شکل 6: نرخ داده در برابر فرکانس ساعت.

مقایسه گزینه‌های درایور خروجی برای مالتی پلکسرها: منطق حالت فعلی در مقابل سری منبع پایان یافته است

خروجی نهایی از MUX باید با نوسان کافی برای جبران تلفات کانال در سراسر کانال هدایت شود، و این در حالی است که مصرف برق را کنترل می کند. عمدتاً دو انتخاب برای درایور خروجی وجود دارد: منطق حالت جریان (CML) و منطق حالت ولتاژ (VML)، که به آن خاتمه سری منبع (SST) نیز گفته می شود، که در شکل 7 نشان داده شده است. مزایا و معایب درایورها خلاصه شده است. در جدول 1

شکل 7: درایورهای مبتنی بر CML و SST.

جدول 1: مقایسه درایورهای مبتنی بر CML با SST.

بهینه سازی یکپارچگی سیگنال

شبکه تطبیق پد (PMN) برای یکپارچگی سیگنال چشم خروجی بسیار مهم است. اگرچه T-coil و pi-coil ساده در برنامه های کاربردی کمتر از 50 گیگاهرتز استفاده شده است، برای سرعت داده بالاتر از 100Gb/sa 9th شبکه LC سفارشی معمولاً برای جداسازی درایور، ESD و ظرفیت پد خروجی، همانطور که در شکل 8 نشان داده شده است، استفاده می شود. طراحی باید برای پهنای باند، از دست دادن بازگشت و تاخیر گروهی بهینه شود، و اغلب نیاز به مدل‌سازی سه بعدی الکترومغناطیسی گسترده و شبیه‌سازی قالب و بسته دارد که با استفاده از پلتفرم طراحی سفارشی Synopsys.

شکل 8: شبکه تطبیق پد.

Synopsys 224G & 112G Ethernet IP

به عنوان ارائه دهنده برتر صنعت IP SerDes با سرعت بالا، Synopsys مجموعه ای جامع با قدرت، عملکرد و مساحت پیشرو ارائه می دهد که به طراحان اجازه می دهد الزامات اتصال کارآمد SoC های محاسباتی با کارایی بالا را برآورده کنند. تیم‌های طراحی Synopsys روش‌های جدید مختلفی را برای حل چالش‌های طراحی تحمیل‌شده توسط SoCهای محاسباتی با کارایی بالا 800G/1.6T توسعه داده‌اند. 224G اترنت PHY IP و 112G اترنت PHY IP. به ما در ISACS 2023 بپیوندید که در آن یک نیم روز را ارائه خواهیم کرد آموزش برای بحث عمیق تر در مورد این موضوع

Noman Hai مدیر تیم طراحی آنالوگ در گروه IP Solutions در Synopsys است.

ارجاع

[1] ب. رضوی، «شکستن معاوضه‌های سرعت و توان در مدارهای باند پهن: بررسی تکنیک‌های طراحی برای فرستنده‌های گیرنده تا 56 گیگاهرتز» در مجله نانوتکنولوژی IEEE، جلد. 16، شماره 3، صفحات 6-15، ژوئن 2022، doi: 10.1109/MNANO.2022.3160770.

تمبر زمان:

بیشتر از نیمه مهندسی