Algab järgmise põlvkonna 3D kiibi/pakendite võidujooks

Esimene kiipide laine on jõudmas turgu, kasutades tehnoloogiat, mida nimetatakse hübriidsidemeks, luues aluse uuele ja konkurentsivõimelisele 3D-põhiste kiibitoodete ja täiustatud pakettide ajastule.

AMD on esimene müüja, kes avalikustas kiibid, kasutades vase hübriidsidemeid, täiustatud virnastamistehnoloogiat, mis võimaldab järgmise põlvkonna 3D-laadseid seadmeid ja pakette. Hübriidliimimine virnastab ja ühendab kiipe, kasutades väikeseid vask-vaskühendusi, pakkudes suuremat tihedust ja ribalaiust kui olemasolevad kiibi virnastamise skeemid.

AMD kasutab hübriidsidetehnoloogiat TSMC-lt, mis värskendas hiljuti areenil oma tegevuskava. Intel, Samsung ja teised arendavad ka hübriidsidemeid. Lisaks AMD-le vaatavad tehnoloogiat ka teised kiibi kliendid.

"TSMC ütleb, et selle tehnoloogia võtavad tõenäoliselt kasutusele kõik nende suure jõudlusega andmetöötluse kliendid," ütles Needhami analüütik Charles Shi. "Hübriidside on ka mobiilirakendustes kõigi teekaardil või vähemalt kõigi radaril."

Suhteliselt uus protsess, mis viiakse läbi pooljuhtfab, vasest hübriidsidemega on täiustatud kiibi virnastamise tehnoloogia, mis lubab anda kiibi klientidele teatud konkurentsieelised. Kindlasti pole laastude virnastamine uus ja seda on disainides kasutatud juba aastaid. Uus on see, et hübriidsidumine võimaldab peaaegu monoliitseid 3D-kujundusi.

Enamik kiipe ei vaja hübriidsidumist. Pakendite puhul on hübriidliimimine taandatud peamiselt tipptasemel disainilahenduste jaoks, kuna see on kallis tehnoloogia, mis hõlmab mitmeid tootmisprobleeme. Kuid see annab neile kiibitootjatele mõned uued võimalused, sillutades teed järgmise põlvkonna 3D-kujunduste, mälukuubikute või 3D-DRAM-ide ja täiustatud pakettide poole.

Seda tüüpi toodete, sealhulgas chiplet-mudeli väljatöötamiseks on mitu võimalust. Sest chiplets, võib kiibitootjal olla raamatukogus moodulvormide menüü. Seejärel saavad kliendid kiibikke omavahel kombineerida ja integreerida olemasolevasse paketitüüpi või uude arhitektuuri. Selle metoodika ühes näites virnas AMD kaks sisemiselt välja töötatud kiibistikku – protsessori ja SRAM-i stantsi –, mille tulemuseks oli 3D-pakett, mis ühendab suure jõudlusega MPU koos peal oleva vahemäluga. Matriitsid on ühendatud hübriidsideme abil.

Kiibiste rakendamiseks on ka teisi viise. Traditsiooniliselt töötasid müüjad disaini edendamiseks välja a süsteem-kiibil (SoC) ja integreerida seadmesse iga põlvkonna juurde rohkem funktsioone. See kiibi skaleerimise lähenemisviis muutub iga käiguga keerulisemaks ja kallimaks. Kuigi see jääb uute disainilahenduste valikuvõimaluseks, on kiibid kujunemas alternatiiviks keerukate kiipide väljatöötamiseks.

Kiibi abil jagatakse suur SoC väiksemateks stantsideks või IP-plokkideks ja koondatakse uuesti täiesti uueks kujunduseks. Teoreetiliselt kiirendab kiibipõhine lähenemine turule jõudmist madalamate kuludega. Hübriidside on üks paljudest elementidest, mis tehnoloogiat võimaldavad.

Joonis 1: AMD 3D V-Cache tehnoloogia virnastab vahemälu protsessorile. Allikas: AMD

Pakendi maastik
Kiibid ei ole iseenesest pakenditüüp. Need on osa metoodikast, mis hõlmab heterogeenset integreerimist, kus keerukad stantsid on kokku pandud täiustatud paketis.

IC pakend ise on keeruline turg. Lõpuks on pooljuhtide tööstus välja töötanud umbes 1,000 pakenditüüpi. Üks viis pakendituru segmenteerimiseks on ühendamise tüüp, mis hõlmab traatside, flip-chip, vahvlitaseme pakendeid (WLP) ja läbiva räni kaudu (TSV). Ühendusi kasutatakse pakendites ühe stantsi ühendamiseks teisega.

Kuigi pakendite tihedust püütakse suurendada, põhinevad paljud neist seadmetest endiselt vanematel tehnoloogiatel, nagu traadi sidumine ja flip-chip. Flip-chip puhul moodustuvad kiibi peale pisikesed jootematerjalidel põhinevad vasest punnid. Seejärel keeratakse seade ümber ja paigaldatakse eraldi matriitsile või plaadile, nii et konarused maanduvad vaskpatjadele, moodustades elektriühendused. Flip-chipi puhul on kiibi põrutuste sammud vahemikus 300 μm kuni 50 μm. Samm viitab antud ruumile matriitsi külgnevate konaruste vahel.

„Näeme endiselt jämeda sammuga pakette 140–150 µm. See on endiselt tavapärane ja see ei muutu niipea,“ ütles Annette Teng, Promexi emaettevõtte CTO. QP tehnoloogiad.

Vahepeal kasutatakse WLP-protsesse fan-out pakettide valmistamiseks, mis sai alguse suhteliselt jämedast tehnoloogiast. OSAT-id töötavad nüüd selle nimel, et suurendada väljavoolude tihedust, vähendades jooni ja tühikuid ning lisades nende peale sambaid ja muid 3D-struktuure.

"(Fan-out) esindab nutitelefonide ja muude mobiilirakenduste jaoks olulist suure mahuga miniatuurset paketitüüpi," ütles William Chen. ASE. "Meil on ka elav innovatsioonivaldkond, mis teenindab kõrgjõudlusega andmetöötlust, AI-d, masinõpet ja palju muud."

Vahepeal on 2.5D muutunud üha enam levinud suure jõudlusega rakenduste jaoks, nagu andmekeskuste, samas kui tõeline 3D-pakendamine alles algab. 2.5D puhul laotakse matriitsid virna või asetatakse kõrvuti TSV-sid sisaldava interposeri peale. TSV-d tagavad elektriühenduse stantside ja plaadi vahel.

Joonis 2: 2.5D-pakettide, suure tihedusega ventilaatori (HDFO), sildadega pakettide ja kiipide näited. Allikas: Amkor

2.5D lahendab mitmeid probleeme. Paljudes süsteemides asetatakse protsessor, DRAM ja muud seadmed tahvlile. Andmed liiguvad protsessori ja DRAM-i vahel, kuid mõnikord põhjustab see vahetus latentsust ja suurendab energiatarbimist. Vastuseks sisaldavad paljud tipptasemel süsteemid 2.5D pakette ASIC-ide ja HBM-idega. See võimaldab liigutada mälu töötlemisfunktsioonidele lähemale, võimaldades kiiremat läbilaskevõimet.

Paljud neist pakkimisvõimalustest võivad toetada kiibikke, kus stantse segatakse ja sobitatakse vastavalt kiibitootja vajadustele. "Süsteemi saab optimeerida, kasutades parimaid protsessori komponente koos optimaalse jõudluse/kulu protsessisõlmega," ütles Brewer Science'i vanemprogrammijuht Xiao Liu.

Kiibipõhist lähenemist kasutades on müüjad välja töötanud 3D-laadsed arhitektuurid. Näiteks Intel tutvustas hiljuti 3D CPU platvormi. See ühendab 10 nm protsessori südamiku nelja 22 nm protsessori tuumaga paketis.

Kõik tipptasemel paketid näevad kasvu, mida juhivad AI ja muud rakendused. „AI hõlmab kõrgjõudlusega andmetöötlust (HPC). Näeme suurt nõudlust flip-chip BGA järele, mis on seotud AI või HPC rakendustega. See hõlmab ka 2.5D, 3D või suure tihedusega ventilaatorit, ”ütles Choon Lee, ettevõtte tehnikadirektor. JCET.

Kõik need paketid kasutavad ühte või mitut erinevat tootmisprotsessi. Kõige arenenumate pakettide seas on levinud ühendustehnoloogia. Sel juhul määrab see, kuidas te virnastate ja ühendate stantsid pakendis.

Inteli 3D-protsessor, HBM ja muud kiibid kasutavad pakendis olevate ühendusskeemidena väikeseid vasest mikromuhke koos flip-chip protsessiga. HBM-iga moodustuvad DRAM-i stantside mõlemale küljele pisikesed vasest konarused. Seejärel ühendatakse nende stantside konarused kokku, mõnikord kasutades termokompressioonliimimist (TCB). Töötamisel võtab TCB-süsteem stantsid, joondab need ja seob laastud jõu ja kuumuse abil.

Tänapäeval hõlmavad kõige arenenumad mikromuhkmed 40 μm sammu, mis võrdub 20 μm kuni 25 μm muhke suurusega ja 15 μm vahekaugus matriitsi külgnevate konaruste vahel. Teadus- ja arendustegevuses töötavad müüjad seadmetega, mille löögikõrgus on üle 40 μm. Siin on klientidel mõned võimalused. Esiteks võiksid nad olemasolevaid mikromuhke kasutades välja töötada kiipe. Põhimõtteliselt ulatuvad jootepõhised mikropuhangud tänapäeval 40 μm sammudest kuni 10 μm-ni, kus need skeemid saavad otsa.

"Väikeste jootekorkide haldamisel väikestel jootmismuhkudel on saadaoleva jootemassi jaotus omamoodi. Ja mingil hetkel ei ole need enam usaldusväärsed, ”ütles Mike Kelly, täiustatud pakendiarenduse ja integratsiooni asepresident. Amkor. "Kuskil 20 μm ja 10 μm vahel hakkavad kliendid kasutama hübriidset lähenemist. Sellel on palju eeliseid. Võimsus stantside vahel on väike. Elektriline signalisatsioonitee on suurepärane.

Hübriidliimimisel ühendatakse matriitsid kasutades pisikesi vask-vaskühendusi, mitte konarusi. Pakendamise puhul on hübriidsidumise lähtepunktiks 10 μm ja üle selle.

Nii mikromuhvid kui ka hübriidsidemed on elujõulised võimalused. Kliendid saavad olenevalt rakendusest kasutada üht või teist pakettidena.

Miks hübriidsidemed?
Hübriidsidumine pole uus. Aastaid on CMOS-pildiandurite müüjad seda kasutanud. Pildianduri valmistamiseks töötleb müüja fab-s kahte erinevat vahvlit. Esimene vahvel koosneb paljudest matriitidest, millest igaüks koosneb pikslite massiivist. Teine vahvel koosneb signaaliprotsessori stantsidest.

Seejärel ühendatakse vahvlid hübriidsideme abil vask-vaskühendustega μm tasemel. Seejärel lõigatakse vahvlil olevad stantsid kuubikuteks, moodustades pildisensorid.

See protsess on pakendamise puhul peaaegu sama. Kuid pakendamise puhul hõlmab hübriidliimimine teistsuguseid montaažiprobleeme, mistõttu on see tootmisse jõudnud alles hiljuti.

Sellel on palju lubadusi. Eelmise aasta lõpus tutvustas AMD hübriidsidet kasutavat serveriprotsessorit. Hiljuti tutvustas AMD tipptasemel lauaarvuti protsessorit Ryzen 7 5800X3D. Hübriidsideme abil virnatakse 7 nm SRAM ja ühendatakse 7 nm protsessoriga. Tegelikult on protsessorisse laotud 64 MB L3 vahemälu, mis kolmekordistab mälutihedust.

Seejärel on teadus- ja arendustegevuses areenil mitu arengut. Näiteks kasutades nii mikromumpe kui ka hübriidsidemeid, on Imec välja töötanud nn 3D-SoC. 3D-SoC-des saate virnastada suvalise arvu stantse, näiteks loogikamälu. Selleks kujundate mälu ja loogikavormi ühe SoC-na.

Hübriidside võimaldab nendes seadmetes kõige arenenumaid ühendusi. "Selliste 3D-SoC vooluahelate realiseerimiseks tuleb 3D-ühenduse sammu suurendada praegusest tehnika tasemest kaugemale. Meie praegused uuringud on näidanud selliste ühenduste teostatavust 7 µm sammuga stants-vormingus virnastamise ja 700 nm sammuga vahvlite vahel,“ ütles Eric Beyne, vanemteadur, teadus- ja arendustegevuse asepresident ja 3D-süsteemide integreerimise direktor. programm Imecis, IEDM-i artiklis.

Sellegipoolest kasutab AMD TSMC hübriidsidetehnoloogiat, mida nimetatakse SoIC-ks. AMD andmetel pakub TSMC tehnoloogia võrreldes mikrokummidega rohkem kui 200 korda suuremat ühendustihedust ja 15 korda suuremat ühendustihedust. "See võimaldab palju tõhusamat ja tihedamat integratsiooni, kasutades ühe kolmandiku energiat signaali kohta kui konkurentsivõimelised lähenemisviisid," ütles Lisa Su, ettevõtte president ja tegevjuht. AMD.

Samal ajal esines hiljutisel IEDM-i konverentsil peetud ettekandes Douglas Yu, asepresident aadressil TSMC, andis rohkem üksikasju ettevõtte SoIC tegevuskava kohta. See kirjeldab klientide jaoks hübriidsidemete põrutusastme skaleerimise teed.

SoIC teekaardil alustab TSMC sideme sammuga 9 μm, mis on täna saadaval. Seejärel kavatseb ta kasutusele võtta 6 μm sammu, millele järgneb 4.5 μm ja 3 μm. Teisisõnu loodab ettevõte võtta kasutusele uue võlakirjade hinna iga kahe aasta tagant, pakkudes iga põlvkonna jaoks 70% kasvu.

SoIC-i rakendamiseks on mitu võimalust. Näiteks kavandas AMD 7 nm-põhise protsessori ja SRAM-i, mida toodab TSMC. Seejärel ühendas TSMC SoIC-i abil stantsid 9 μm sideme sammuga.

Teoreetiliselt saate aja jooksul välja töötada erinevaid täiustatud kiipe ja ühendada need TSMC tehnoloogia abil erinevatel sammudel.

Kindlasti ei asenda see tehnoloogia traditsioonilist kiibi skaleerimist. Vastupidi, kiibi skaleerimine jätkub. Nii TSMC kui ka Samsung suurendavad oma 5 nm loogikaprotsesse 3 nm ja kaugemale uurimis- ja arendustegevuses.

Korraga andis nihe ühelt protsessisõlmelt teisele kiipide võimsuse, jõudluse ja pindala (PPA) osas olulise tõuke. Kõige uuemates sõlmedes on PPA eelised siiski vähenemas.

Hübriidsidemed on paljuski üks viis süsteemide tõuke andmiseks. „Varem tehti enamik PPA hüvedest räni abil. Inimesed lubasid kiibi skaleerimisel juhtida süsteemi jõudlust. Kuid nüüd kaotab kiibi skaleerimine mootorina veidi auru, ”ütles Needhami Shi. "Lõpuks tahate luua hübriidsidemeid, et tõsta üldist süsteemitasandi PPA-d. Kui soovite olla tehniliselt täpsemad, positsioneeriksin SoIC-i võimsa tööriistana TSMC klientidele kättesaadavas tööriistakomplektis. SoIC on suurepärane PPA võimendaja teatud töökoormuse jaoks.

Intel, Samsung ja teised pole oma hübriidsidemete tegevuskavasid avaldanud.

Sellegipoolest pole see kõik arhitektuurilisest vaatepunktist nii lihtne, kui võib tunduda. Järgmise põlvkonna 3D-paketid võivad sisaldada erinevates sõlmedes mitut keerulist kiibistikku. Mõningaid stantse saab virnastada ja hübriidsideme abil ühendada. Teised stantsid asuvad pakendis mujal. Seega on kõigi osade ühendamiseks vaja mitmeid tehnoloogiaid.

"Need, kes soovivad suure jõudlusega andmetöötlustoodete väljatöötamiseks ette näha, võib olla vajalik hübriidsidestamine," ütles Promexi president ja tegevjuht Richard Otte. "2D-struktuuride ja rakenduste puhul on kiibid tõenäoliselt omavahel ühendatud, kasutades suure tihedusega meetodeid. Nende hulka kuuluvad interposers. 3D-IC-de jaoks on vaja virnastada kiibikke ja seega ka TSV-sid ja vasest sammasid, aga ka 2D-suure tihedusega ühendamise protsesse.

Väljakutseid on teisigi. Pakendis peavad kõik stantsid üksteisega suhtlema, kasutades die-to-die linke ja liideseid. Enamik neist suremast surema linkidest on patenteeritud. Hakkatakse arendama avatud standardseid linke. "Suurim takistus kiibikute uueks IP-ks saamisel on standardimine. Selleks, et see toimiks mitmete pakendipakkujate vahel, tuleb luua standardsed/ühised sideliidesed kiipide vahel,“ ütles Otte.

Tootmise väljakutsed
Tootmise rindel kasutatakse samal ajal kahte tüüpi monteerimisprotsessides hübriidsidumist – vahvel-vahvel ja stants-vahvel.

Vahvlist vahvliks töödeldakse kiipe kahel plaadil. Seejärel võtab vahvliliitmik kaks vahvlit ja liimib need kokku. Lõpuks lõigatakse vahvlile virnastatud stantsid kuubikuteks ja testitakse.

Teine võimalus on vahvlisse voolimine. Nagu vahvlitest vahvliteks, töödeldakse kiipe vahvlitel fab-vormingus. Matriitsid on lõigatud ühest vahvlist. Seejärel liimitakse need stantsid alusvahvli külge. Lõpuks lõigatakse vahvlile virnastatud stantsid kuubikuteks ja testitakse.

Joonis 3: Vooder vahvlilt vahvlile. Allikas: Leti

Joon. 4: Voog vorm-vahvlisse. Allikas: Leti

Algusest peale on oluline hea saagikusega sureb. Madalama saagisega stantsid võivad mõjutada lõpptoote toimimist. Seetõttu on esmatähtis hea testimisstrateegia olemasolu.

"Mõnel stantsil võib olla tootmisdefekte, mis ideaaljuhul testimise käigus välja sõelutakse," ütles ettevõtte vaneminsener Adel Elsherbini. IntelIEDM-is peetud esitluse ajal. "Kuid kui testi katvus ei ole 100%, võivad mõned neist matriitidest minna heaks. See on eriline väljakutse. Defektsed stantsid võivad põhjustada madalamat süsteemi lõpptoodangut, eriti kui stantside arv suureneb.

Lisaks heale testimisstrateegiale on vaja usaldusväärset protsessi voogu. Hübriidsidumisprotsess toimub pooljuhttehase puhtas ruumis, mitte pakendimajas, nagu enamiku pakenditüüpide puhul.

Oluline on see protsess läbi viia ülipuhtas ruumis. Puhasruumid klassifitseeritakse puhtuse tasemete järgi, mis põhinevad õhuhulga kohta lubatud osakeste arvul ja suurusel. Üldjuhul sisaldavad pooljuhtpaneelid puhtaid ruume, millel on ISO klass 5 või puhastusstandard. Vastavalt American Cleanroom Systemsile peab ISO klassis 5 puhtas ruumis olema vähem kui 3,520 osakest, mille suurus on >0.5 µm kuupmeetri kohta. ISO klassi 5 puhasruum on samaväärne vanema klassi 100 standardiga.

Mõnel juhul viiakse IC-i kokkupanek OSATis läbi ISO 7 või klassi 10,000 XNUMX või kõrgemates puhasruumides. See toimib enamiku pakenditüüpide puhul, kuid mitte hübriidsidemete puhul. Selle protsessi käigus võivad väikesed osakesed tungida voolu, põhjustades seadme rikkeid.

OSAT-id võiksid kindlasti ehitada ISO 5 puhasruumidega rajatisi, kuid see on kallis ettevõtmine. Hübriidliimimine nõuab suhteliselt kalleid seadmeid. Lisaks hõlmab hübriidsidestamine mitmeid samme, mis on pooljuhtide müüjatele tuttavamad.

Nii vahvli-vahvli kui ka stantsist vahvlini voogudes algab protsess ühest damastseenprotsessist tehases. Selleks kantakse vahvli ühele küljele ränidioksiidi kiht. Seejärel mustritakse pinnale palju pisikesi läbiviike. Mustrid on söövitatud, luues vahvlile hulgaliselt pisikesi μm suuruseid läbiviike.

Seejärel ladestatakse vaskmaterjalid üle kogu konstruktsiooni. Pind tasandatakse keemilis-mehaanilise-poleerimise (CMP) süsteemi abil. See tööriist poleerib pinda mehaaniliste jõududega.

CMP-protsess eemaldab vaskmaterjalid ja poleerib pinda. Alles jääb vase metalliseeritud materjal pisikestesse läbiviigudesse.

Kogu protsessi korratakse mitu korda. Lõpuks on vahvlil käputäis kihte. Igal kihil on pisikesed vasest läbiviigud, mis külgnevates kihtides üksteisega ühenduvad. Pealmine kiht koosneb suurematest vaskstruktuuridest, mida nimetatakse sidepatjadeks. Dielektrilised materjalid ümbritsevad pisikesi liimimispatju.

Sellegipoolest on damastseeniprotsess, eriti CMP, keeruline. See nõuab täpset juhtimist vahvli pinna ulatuses. „[Vahvlil] peab dielektriline pind olema: (1) äärmiselt sile, et stantside kinnitamisel oleks tugev tõmbejõud; ja (2) väga madal topograafia, et vältida tühimikke või tarbetuid pingeid dielektrilises eelliimimises,“ ütles Elsherbini IEDM-i artiklis.

Nende protsesside käigus võib aga tekkida mitmeid probleeme. Vahvlid kipuvad longu või kummarduma. Seejärel võib tööriist CMP-protsessi ajal pinda üle poleerida. Vasest padja süvendid muutuvad liiga suureks. Mõned padjad ei pruugi liimimisprotsessi ajal liituda. Alapoleerimisel võivad vasejäägid tekitada elektrilisi lühiseid.

Hübriidsidemete puhul ei pruugi standardsed CMP-protsessid asja ära teha. "See nõuab spetsiaalset CMP-töötlust, et kontrollida keemilise ja mehaanilise söövitamise suhet, samuti CMP-etappide arvu, et säilitada dielektrilise pinna tasapinnalisus, " ütles Elsherbini.

Pärast CMP-d läbivad vahvlid metroloogiaetapi. Metroloogia tööriist mõõdab ja iseloomustab pinna topograafiat.

Vase hübriidsidemete peamised protsessiprobleemid hõlmavad pinnadefektide kontrollimist tühimike vältimiseks, vahvlitaseme paksuse ja kuju metroloogiat koos nanomeetri tasemel pinnaprofiili juhtimisega, et toetada tugevat hübriidsidemega kontakti, ja vaskpatjade joondamise kontrollimist ülaosas. ja põhja sureb,” ütles Stephen Hiebert, ettevõtte turundusjuht KLA.

Rohkem samme
Pärast metroloogia etappi läbivad vahvlid puhastamise ja lõõmutamise. Lõõmutamise etapp aktiveerib stantsid.

Siit edasi võib protsess kulgeda kahes suunas – vahvlist vahvlile või vormist vahvlile. Vahvlist vahvliks olete esimese vahvli (A) juba töötlenud. Seejärel läbib teine ​​stantsidega vahvel (B) sama protsessi (damastseen, CMP, metroloogia).

Seejärel ühendatakse kaks vahvlit (A, B) hübriidsideme abil. Laastud lõigatakse vahvlile kuubikuteks ja testitakse. Saadud virnastatud seadmed meenutavad 3D-laadseid struktuure.

Vahepeal die-to-wafer puhul võtab kiibivalmistaja esimese vahvli ja aktiveerib stantsid. Seejärel lõigatakse vahvlil (A) olevad laastud kuubikuteks ja testitakse.

Seejärel läbib teine ​​vahvel (B) damastseeniprotsessi, millele järgneb CMP ja metroloogia etapp. Seda vahvlit ei lõigata kuubikuteks ja see jääb terveks. Kasutades sideainet, virnatakse töödeldud vahvli (A) stantsid ja liimitakse alusvahvlile (B).

Seejärel lõigatakse laastud virnastatud vahvlile kuubikuteks ja testitakse. See omakorda loob 3D-laadseid seadmeid.

Nii vahvlitest vahvliteks kui ka plaatideks vormimiseks võivad müüjad kasutada sama vahvlite liimimissüsteemi. Mitmed müüjad müüvad neid süsteeme hübriidsideme jaoks nanomeetri tasemel paigutuse täpsusega.

Töötamise ajal asetatakse stantsid vahvliliidese sees olevale lauaüksusele. Töödeldud vahvel asetatakse bonderis eraldi vahvlilauale. Matriitsid laualt korjatakse üles, joondatakse ja asetatakse töödeldud vahvlile.

Sel hetkel ühendatakse kahe konstruktsiooni sidepadjad kaheetapilise protsessi abil - see on dielektrik-dielektriline side, millele järgneb metall-metalli ühendus. "Otsene hübriidside viitab kahe pinna molekulaarsele sidumisele, mis koosnevad SiO2 maatriksis asuvatest vasest ühendustest," selgitas 3D-integratsiooni projektijuht Emilie Bourjot. Leti. "Kui need kaks pinda on toatemperatuuril tihedas kontaktis, tekitavad Van der Waalsi sidemed nakkumist. Need sidemed muudetakse seejärel pärast soojuseelarvet kovalentseteks ja metallilisteks sidemeteks.

Liimimisprotsess on keeruline. „Esimene asi, mida tuleb arvestada, on paigutuse täpsus ja läbilaskevõime. Peame toetama ülipeent helikõrgust. Peame suutma stantsid väga täpselt paigutada, ”ütles Inteli Elsherbini. "See saavutatakse konstruktsiooni optimeerimisega, et tagada, et joondamisalustel on väga hea nähtavus ja kontrastsus, samas kui need ei tarbi liiga palju aktiivset ala."

Sideaine saab neid ülesandeid täita, kuid väljakutse on vältida soovimatuid osakesi ja pinnadefekte voolus. Väike osake võib sidepatjadesse tekitada tühimikuid. Kui isegi 100 nm osakeste tungib sidepadjadesse, võib see põhjustada sadu ebaõnnestunud ühendusi.

Järeldus
Hübriidside on keeruline, kuid võimaldav protsess. See võimaldab uut kiipide ja pakendite klassi.

AMD on esimene, kes seda lähenemisviisi kasutab, kuid peagi järgivad seda ka teised. Võistlus on just alanud.

seotud lood
Täiustatud pakendis olevate löökide vähendamine
Ühenduste suurem tihedus võimaldab andmete kiiremat liikumist, kuid selle saavutamiseks on rohkem kui üks viis.

Kiibitükkide ühendamine
Muudatused, mis võivad selle pakendamise lähenemisviisi peavoolu viia, ja eesseisvad väljakutsed.

Advanced Packaging’i järgmine laine
Pikk valikute nimekiri tõstab mitmekiibilised paketid disaini esirinnas, luues samal ajal peadpööritava hulga võimalusi ja kompromisse

Täiustatud pakendamise tulevikuväljakutsed
OSAT-id maadlevad paljude probleemidega, sealhulgas deformatsioon, termiline ebakõla, heterogeenne integratsioon ning õhemad jooned ja ruumid.

Laiaulatuslik pilk täiustatud pakendile
JCETi CTO räägib Moore'i seaduse aeglustumisest ja kasvavast huvist uute pakkimisviiside ja kiibide vastu.

Järgmised sammud paneelitasemel pakendamiseks
Kus see töötab ja millised väljakutsed on veel laiema kasutuselevõtu jaoks alles.

Allikas: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/