Kiirete traadiga saatjate disainiprobleemid

Kiirete traadiga saatjate disainiprobleemid

Ajatempel: 27. aprill 2023 kell 3:08
Allikasõlm: 2613231

Autorid Samad Parekh ja Noman Hai

Vajadus suurema ribalaiusega võrguseadmete ning pilve- ja hüperskaala andmekeskuste ühenduvuse järele ajendab lülitustehnoloogia üleminekut 25T (terabaidilt) 50T-le ja peagi 100T-le. Tööstusharu on valinud lülitituru juhtimiseks Etherneti, kasutades tänapäeval 112G SerDesi tehnoloogiat ja järgmise põlvkonna arhitektuure, mis on kavandatud töötama kiirusel 224 Gb/s. Need andmeedastuskiirused seavad kogu SerDesi transiiveri jaoks äärmuslikud väljakutsed. Käesolevas artiklis uuritakse mõningaid väljakutseid, mis kiirsaatjatega kaasnevad, sealhulgas multiplekserite arhitektuuride valik, ekvalaiserite disain, andmete jadade serialiseerimise kiirus, sobiva väljunddraiveri valimine ja signaali terviklikkuse tagamine.

Serialiseerimise ja multipleksimise väljakutsed

Alustame juhtmega saatja üldise struktuuri tutvustusega. Saatja (TX) võtab mitu madalama kiirusega paralleelset andmevoogu, jadastab need üheks suurema kiirusega andmevooks ja edastab selle kanali kaudu nii, et andmed on teises otsas äratuntavad.

Joonis 1: TX-i plokkskeem.

Andmed sisestatakse kõigepealt multiplekserite seeriasse (MUX), kus iga järjestikune etapp vähendab sisendite arvu poole võrra ja kahekordistab väljundi andmeedastuskiirust, kuni tekib üks andmevoog. Mõelge 112 Gb/s juhtumile, kus on 64 sisendit, mis töötavad kiirusega 1.75 Gb/s, mis tuleb järjestada. Kui esimeste etappidena saab kasutada CMOS-loogikat, siis viimased etapid võivad olla CML-põhised (praeguse režiimi loogika), et kohandada suuremaid lülituskiirusi, et rahuldada võimsuse kiiruse kompromissi [1].

Allpool on näidatud täiskiirusega TX-arhitektuur.

Joonis 2: Täiskiirusega TX-arhitektuur.

Viimasel flip-flopil (FF) on ranged ajastus- ja kellanõuded. Kuid kui me läheme ketti ülespoole, siis kell jagab ja ka ajastusnõuded leevenevad. Joonisel 2 on järjestamise etapid näidatud viie riiviga 2:1 MUX-ina ja see konkreetne MUX-struktuur võib jätkuda järjestamisetappides. Siiski on saadaval ka muud MUX-i arhitektuurid, sealhulgas kolme riiviga MUX, ühe lukuga MUX, ilma riivita MUX või nende ahelate kombinatsioon.

Kiirete saatjate võrdsustamistehnikad

Pärast andmete serialiseerimist tuleb need võrdsustada, et kompenseerida sidekanali sagedusest sõltuvat kadu. Enamasti teostatakse see võrdsustamine diskreetse aja edasisuunamise ekvalaiseri (FFE) abil. Diskreetse aja FFE-arhitektuuride eeliseks on madal müravõimendus, eelkursorite tühistamise ja kraanide raskuse täpne juhtimine ning tõhusus kiibil vooluahela realiseerimise osas. Alloleval joonisel 3 on kujutatud lainekuju PrimeWave disainikeskkond kuidas FFE suudab suletud silma võrdsustada.

Joonis 3: FFE näide, mis näitab avatud silma pärast FFE võrdsustamist simuleeritud sisse PrimeSim.

Tööstus on aja jooksul liikunud paindlikumatele DSP-DAC-põhistele arhitektuuridele, kus modulatsioon ja FFE võrdsustamine toimub digitaalses domeenis, nagu on näidatud joonisel 4.

Joonis 4: Analoog vs. DSP-põhine TX arhitektuur.

TX DAC eraldusvõime määrab FFE eraldusvõime, mis on määratud erinevatele protokollidele. Etherneti rakenduste puhul on DAC-i eraldusvõime umbes 7 bitti ja seda saab rakendada binaarsete või termomeetriga kodeeritud lõikudena või mõlema kombinatsioonina. Disainiotsus on kompromiss lineaarsuse, väljundmahtuvuse, pindala ja energiatarbimise vahel.

Andmete serialiseerimise kiiruse valikud: poolkiirus, veerandkiirus ja kaheksandkiirus

Andmete lõpliku serialiseerimiskiiruse valimine on väga oluline disainiotsus, kuna suurem kiirus lõdvestab taktsageduse nõuet ja vähendab voolutarbimist taktfaaside suurema arvu ja multiplekseri suurema väljundmahtuvuse arvelt. Joonisel 5 on kujutatud poole kiirusega TX-arhitektuur, mis eemaldab lõpliku flip-flopi ja kasutab jagatud kella mõlemat faasi.

Joonis 5: poole kiirusega TX arhitektuur.

Kuid nende kahe faasi töötsükkel mõjutab lõpliku väljundsilma kvaliteeti. Seda poole kiirusega arhitektuuri kontseptsiooni saab laiendada veerand- või kaheksandkiirusega MUX-ile. Disainivaliku kompromiss on näidatud joonisel 6. Hiljutiste uuringute põhjal kasutavad 100 Gb/s saatjad veerandkiirusega arhitektuuri tänu kelladele esitatavatele leebetele nõuetele.

Joonis 6: Andmeedastuskiirus vs. taktsagedus.

Multiplekserite väljunddraiveri valikute võrdlemine: praeguse režiimi loogika vs. allikaseeria lõpetatud

MUX-i lõplik väljund tuleb juhtida üle kanali piisava pöördega, et kompenseerida kanalikadusid, hoides samal ajal energiatarbimist kontrolli all. Väljunddraiveri jaoks on peamiselt kaks valikut: praeguse režiimi loogika (CML) ja pingerežiimi loogika (VML), mida nimetatakse ka allikaseeria lõpetatuks (SST), mis on näidatud joonisel 7. Draiverite plussid ja miinused on kokku võetud tabelis 1.

Joonis 7: CML- ja SST-põhised draiverid.

Tabel 1: CML-i ja SST-põhiste draiverite võrdlemine.

Signaali terviklikkuse optimeerimine

Pad Matching Network (PMN) on väljundsilma signaali terviklikkuse jaoks väga oluline. Kuigi lihtsaid T-mähiseid ja pi-pooli on kasutatud alla 50 GHz rakendustes, andmeedastuskiiruse puhul, mis on suurem kui 100 Gb/sa 9th järjekorras LC võrku kasutatakse tavaliselt draiveri, ESD ja väljundpadja mahtuvuse isoleerimiseks, nagu on näidatud joonisel 8. Selline paigutus pikendab teoreetiliselt väljundriba laiust 2.8 korda. Disain tuleb optimeerida ribalaiuse, tagastuskadude ja grupiviivituse jaoks ning see nõuab sageli ulatuslikku 3D-elektromagnetilist modelleerimist ja stantsi ja pakendi simulatsiooni, mis on lubatud Synopsys kohandatud disaini platvorm.

Joonis 8: Padjade sobitamise võrk.

Synopsys 224G ja 112G Etherneti IP

Kuna tööstusharu peamine pakkuja kiire SerDes IP, Synopsys pakub laiaulatuslikku portfelli juhtiva võimsuse, jõudluse ja pindalaga, mis võimaldab disaineritel täita suure jõudlusega andmetöötluse SoC-de tõhusaid ühenduvusnõudeid. Synopsyse disainimeeskonnad on välja töötanud erinevaid uudseid meetodeid, et lahendada 800G/1.6T suure jõudlusega andmetöötluse SoC-dega seotud disainiprobleeme. 224G Etherneti PHY IP ja 112G Etherneti PHY IP. Liituge meiega ISACS 2023-l, kus esitleme poolpäevast juhendaja selle teema põhjalikumaks aruteluks.

Noman Hai on Synopsyse IP Solutions Groupi analoogdisaini meeskonna juht.

Viide

[1] B. Razavi, "Breaking the Speed-Power Tradeoffs in Broadband Circuits: Reviewing design techniques for transivers kuni 56 GHz", IEEE Nanotechnology Magazine, vol. 16, nr. 3, lk 6–15, juuni 2022, doi: 10.1109/MNANO.2022.3160770.

Ajatempel:

Veel alates Pooltehnika