Comienza la carrera de empaques/chips 3D de próxima generación

La primera ola de chips está llegando al mercado utilizando una tecnología llamada enlace híbrido, preparando el escenario para una era nueva y competitiva de productos de chips basados ​​en 3D y paquetes avanzados.

AMD es el primer proveedor en presentar chips que utilizan unión híbrida de cobre, una tecnología avanzada de apilamiento de troqueles que permite dispositivos y paquetes similares a 3D de próxima generación. Los enlaces híbridos apilan y conectan chips mediante diminutas interconexiones de cobre a cobre, lo que proporciona mayor densidad y ancho de banda que los esquemas de interconexión de apilamiento de chips existentes.

AMD está utilizando la tecnología de enlace híbrido de TSMC, que recientemente actualizó su hoja de ruta en la arena. Intel, Samsung y otros también están desarrollando enlaces híbridos. Y además de AMD, otros clientes de chips están considerando la tecnología.

“TSMC dice que su tecnología probablemente será adoptada por todos sus clientes de computación de alto rendimiento”, dijo Charles Shi, analista de Needham. “La vinculación híbrida también está en la hoja de ruta de todos, o al menos en el radar de todos, en aplicaciones móviles”.

Un proceso relativamente nuevo llevado a cabo en una fábrica de semiconductores, la unión híbrida de cobre es una tecnología avanzada de apilamiento de chips que promete brindar a los clientes de chips algunas ventajas competitivas. Sin duda, el apilamiento de chips no es nuevo y se ha utilizado en diseños durante años. Lo nuevo es que la unión híbrida permite diseños 3D casi monolíticos.

La mayoría de los chips no requieren enlace híbrido. Para el empaque, la unión híbrida se relega principalmente a los diseños de alta gama, porque es una tecnología costosa que implica varios desafíos de fabricación. Pero les da a esos fabricantes de chips algunas opciones nuevas, allanando el camino hacia diseños 3D de próxima generación, cubos de memoria o DRAM 3D y paquetes más avanzados.

Hay varias formas de desarrollar este tipo de productos, incluido el modelo de chiplet. Para chiplets, un fabricante de chips puede tener un menú de troqueles modulares en una biblioteca. Luego, los clientes pueden mezclar y combinar los chiplets e integrarlos en un tipo de paquete existente o en una nueva arquitectura. En un ejemplo de esta metodología, AMD apiló dos chipsets desarrollados internamente, un procesador y un chip SRAM, lo que resultó en un paquete 3D que combina una MPU de alto rendimiento con memoria caché en la parte superior. Los troqueles se conectan mediante enlace híbrido.

Hay otras formas de implementar chiplets. Tradicionalmente, para avanzar en un diseño, los vendedores desarrollarían un sistema en un chip (SoC) e integre más funciones en el dispositivo en cada generación. Este enfoque de escalado de chips es cada vez más difícil y costoso. Si bien sigue siendo una opción para nuevos diseños, los chiplets están surgiendo como una alternativa para desarrollar chips complejos.

Con los chiplets, un SoC grande se divide en troqueles más pequeños o bloques de IP y se vuelve a agregar en un diseño completamente nuevo. En teoría, el enfoque de chiplet acelera el tiempo de comercialización con costos más bajos. La unión híbrida es uno de los muchos elementos que permiten la tecnología.

Fig. 1: La tecnología 3D V-Cache de AMD apila la memoria caché en un procesador. Fuente: AMD

Paisaje de empaque
Los chiplets no son un tipo de envase per se. Son parte de una metodología que incluye integración heterogénea, donde los troqueles complejos se ensamblan en un paquete avanzado.

El empaquetado de circuitos integrados en sí mismo es un mercado complicado. Según el último recuento, la industria de los semiconductores ha desarrollado alrededor de 1,000 tipos de paquetes. Una forma de segmentar el mercado de empaques es por tipo de interconexión, que incluye cableado, flip-chip, empaque a nivel de oblea (WLP) y vías de silicio (TSV). Las interconexiones se utilizan para conectar un troquel a otro en paquetes.

Si bien existe un impulso para aumentar la densidad en los paquetes, muchos de estos dispositivos todavía se basan en tecnologías más antiguas, como la unión de cables y el chip invertido. En flip-chip, se forman pequeñas protuberancias de cobre basadas en materiales de soldadura en la parte superior de un chip. Luego, el dispositivo se voltea y se monta en un troquel o tablero separado, de modo que las protuberancias caigan sobre las almohadillas de cobre para formar conexiones eléctricas. En flip-chip, la protuberancia se inclina en un rango de chip de 300 μm a 50 μm. Un paso se refiere a un espacio dado entre protuberancias adyacentes en el troquel.

“Todavía estamos viendo paquetes de paso grueso de 140 μm a 150 μm. Eso sigue siendo la corriente principal y no va a cambiar pronto”, dijo Annette Teng, CTO de Promex, la empresa matriz de Tecnologías QP.

Mientras tanto, los procesos WLP se utilizan para crear paquetes de abanico, que comenzaron como una tecnología relativamente tosca. Los OSAT ahora están trabajando para aumentar la densidad de los abanicos al reducir las líneas y los espacios y al agregar pilares y otras estructuras 3D encima de ellos.

"(Fan-out) representa un importante tipo de paquete miniaturizado de alto volumen para teléfonos inteligentes y otras aplicaciones móviles", dijo William Chen, miembro de ASE. “También tenemos un área vibrante de innovación que atiende las áreas de computación de alto rendimiento, inteligencia artificial, aprendizaje automático y más”.

Mientras tanto, 2.5D se ha vuelto cada vez más común para aplicaciones de alto rendimiento, como los centros de datos, mientras que el verdadero empaquetado en 3D apenas está comenzando. Con 2.5D, los troqueles se apilan o se colocan uno al lado del otro sobre un intercalador, que incorpora TSV. Los TSV proporcionan una conexión eléctrica desde los troqueles hasta la placa.

Fig. 2: Ejemplos de paquetes 2.5D, fan-out de alta densidad (HDFO), paquetes con puentes y chiplets. Fuente: Amkor

2.5D resuelve varios problemas. En muchos sistemas, un procesador, una DRAM y otros dispositivos se colocan en una placa. Los datos se mueven entre un procesador y DRAM, pero a veces este intercambio provoca latencia y mayor consumo de energía. En respuesta, muchos sistemas de gama alta incorporan paquetes 2.5D con ASIC y HBM. Eso permite que la memoria se mueva más cerca de las funciones de procesamiento, lo que permite un rendimiento más rápido.

Muchas de estas opciones de empaque pueden soportar chiplets, donde los troqueles se mezclan y combinan de acuerdo con las necesidades del fabricante de chips. “El sistema se puede optimizar mediante el uso de los mejores componentes de procesador con un nodo de proceso de costo/rendimiento óptimo”, dijo Xiao Liu, gerente senior de programas de Brewer Science.

Utilizando el enfoque de chiplet, los proveedores han desarrollado arquitecturas de tipo 3D. Por ejemplo, Intel introdujo recientemente una plataforma de CPU 3D. Esto combina un núcleo de procesador de 10nm con cuatro núcleos de procesador de 22nm en un paquete.

Todos los paquetes de gama alta están experimentando un crecimiento impulsado por la IA y otras aplicaciones. “IA implica computación de alto rendimiento (HPC). Estamos viendo mucha demanda de BGA flip-chip, que está vinculado a aplicaciones de IA o HPC. Eso también incluye fan-out 2.5D, 3D o de alta densidad”, dijo Choon Lee, CTO de JCET.

Cada uno de estos envases utiliza uno o más procesos de fabricación diferentes. Lo que es común entre los paquetes más avanzados es la tecnología de interconexión. En este caso, determina cómo se apilan y unen los troqueles en un paquete.

La CPU 3D de Intel, HBM y otros chips utilizan diminutos microbultos de cobre como esquemas de interconexión en el paquete, junto con un proceso de flip-chip. Con HBM, se forman pequeñas protuberancias de cobre en cada lado de las matrices DRAM. Luego, las protuberancias en esos troqueles se unen entre sí, a veces mediante unión por termocompresión (TCB). En funcionamiento, un sistema TCB toma las matrices, las alinea y une las virutas usando fuerza y ​​calor.

Hoy en día, los microprotuberancias más avanzados implican un paso de 40 μm, lo que equivale a tamaños de protuberancias de 20 μm a 25 μm con un espacio de 15 μm entre las protuberancias adyacentes en el troquel. En I+D, los proveedores están trabajando en dispositivos con pitches de baches superiores a 40 μm. Aquí, los clientes tienen algunas opciones. Primero, podrían desarrollar chips utilizando microprotuberancias existentes. Básicamente, las microprotuberancias basadas en soldadura se extienden desde los 40 μm actuales hasta los 10 μm, donde estos esquemas se agotan.

“La gestión de pequeñas piezas de tapas de soldadura en pequeñas protuberancias de soldadura tiene su propia distribución de masa de soldadura disponible. Y en algún momento, no serán confiables”, dijo Mike Kelly, vicepresidente de desarrollo e integración de empaques avanzados en Amkor. “En algún lugar entre 20 μm y 10 μm, los clientes pasarán al enfoque híbrido. Tiene muchas ventajas. El poder entre el dado es bajo. La ruta de señalización eléctrica es excelente”.

En la unión híbrida, los troqueles se conectan mediante pequeñas interconexiones de cobre a cobre, no golpes. Para el envasado, el punto de partida para la unión híbrida son pasos de 10 μm y más.

Tanto los microbultos como los enlaces híbridos son opciones viables. Los clientes pueden usar uno u otro en paquetes, dependiendo de la aplicación.

¿Por qué enlace híbrido?
El vínculo híbrido no es nuevo. Durante años, los proveedores de sensores de imagen CMOS lo han utilizado. Para fabricar un sensor de imagen, un proveedor procesa dos obleas diferentes en una fábrica. La primera oblea consta de una multitud de troqueles, cada uno de los cuales consta de una matriz de píxeles. La segunda oblea consiste en troqueles de procesador de señal.

Luego, utilizando enlaces híbridos, las obleas se unen con interconexiones de cobre a cobre a nivel de μm. Luego, los troqueles en la oblea se cortan en cubitos, formando sensores de imagen.

Este proceso es casi el mismo para el envasado. Pero para el empaque, la unión híbrida implica un conjunto diferente de desafíos de ensamblaje, razón por la cual no ha entrado en producción hasta hace poco.

Tiene una gran promesa. A fines del año pasado, AMD presentó un procesador de servidor que utiliza enlace híbrido. Recientemente, AMD presentó el Ryzen 7 5800X3D, un procesador de escritorio de gama alta. Mediante el uso de enlaces híbridos, una SRAM de 7 nm se apila y se une en un procesador de 7 nm. En efecto, se apilan 64 MB de memoria caché L3 en el procesador, lo que triplica la densidad de la memoria.

Luego, en I+D, hay varios desarrollos en el campo. Por ejemplo, utilizando tanto microprotuberancias como enlaces híbridos, Imec ha desarrollado lo que llama 3D-SoC. En 3D-SoC, puede apilar cualquier cantidad de troqueles, como memoria en lógica. Para ello, codiseñas la memoria y la matriz lógica como un solo SoC.

El enlace híbrido permite las interconexiones más avanzadas en estos dispositivos. “Para realizar tales circuitos 3D-SoC, el tono de interconexión 3D debe escalarse más allá del estado actual de la técnica. Nuestra investigación actual ha demostrado la viabilidad de realizar dichas interconexiones con un paso de 7 µm para el apilamiento de troquel a troquel y un paso de 700 nm para oblea a oblea”, dijo Eric Beyne, investigador principal, vicepresidente de I+D y director de integración de sistemas 3D. programa en Imec, en un artículo en IEDM.

No obstante, AMD está utilizando la tecnología de enlace híbrido de TSMC, que se llama SoIC. En comparación con microbumps, la tecnología de TSMC proporciona más de 200 veces la densidad de conexión y 15 veces la densidad de interconexión, según AMD. "Esto permite una integración mucho más eficiente y densa utilizando un tercio de la energía por señal que los enfoques de la competencia", dijo Lisa Su, presidenta y directora ejecutiva de AMD.

Mientras tanto, en una presentación en la reciente conferencia IEDM, Douglas Yu, vicepresidente de TSMC, proporcionó más detalles sobre la hoja de ruta de SoIC de la empresa. Esto describe la ruta de escalado de tono de choque de unión híbrida para los clientes.

En la hoja de ruta de SoIC, TSMC comienza con un paso de enlace de 9 μm, que ya está disponible. Luego, planea introducir un paso de 6 μm, seguido de 4.5 μm y 3 μm. En otras palabras, la compañía espera introducir un nuevo lanzamiento de bonos cada dos años más o menos, proporcionando un impulso de escala del 70% en cada generación.

Hay varias formas de implementar SoIC. Por ejemplo, AMD diseñó un procesador basado en 7nm y SRAM, que son fabricados por TSMC. Luego, utilizando SoIC, TSMC conectó los troqueles con un paso de unión de 9 μm.

En teoría, con el tiempo, podría desarrollar varios chips avanzados y unirlos utilizando la tecnología de TSMC en varios tonos.

Sin duda, la tecnología no reemplaza el escalado de chips tradicional. Por el contrario, el escalado de chips continúa. Tanto TSMC como Samsung están aumentando sus procesos lógicos de 5nm con 3nm y más en I+D.

En un momento, el cambio de un nodo de proceso al siguiente proporcionó un impulso significativo en términos de potencia, rendimiento y área (PPA) para chips. Sin embargo, en los nodos más recientes, los beneficios de PPA están disminuyendo.

En muchos sentidos, la vinculación híbrida es una forma de impulsar los sistemas. “En el pasado, la mayoría de los beneficios de la PPA los realizaba el silicio. La gente solía dejar que el escalado de chips impulsara el rendimiento del sistema. Pero ahora, el escalado de chips como motor está perdiendo un poco de fuerza”, dijo Shi de Needham. “Eventualmente, desea tener un enlace híbrido para elevar el PPA general a nivel del sistema. Si desea ser más preciso desde el punto de vista técnico, posicionaría a SoIC como una herramienta poderosa en el conjunto de herramientas disponible para los clientes de TSMC. SoIC es un gran impulsor de PPA para ciertas cargas de trabajo”.

Intel, Samsung y otros no han publicado sus hojas de ruta de enlace híbrido.

Sin embargo, desde un punto de vista arquitectónico, todo esto no es tan simple como parece. Los paquetes 3D de próxima generación podrían incorporar varios chipsets complejos en diferentes nodos. Algunos troqueles se pueden apilar y unir mediante unión híbrida. Otros troqueles residirán en otra parte del paquete. Por lo tanto, se necesitará una variedad de tecnologías para conectar todas las piezas.

“La unión híbrida puede ser necesaria para aquellos que se esfuerzan por desarrollar productos informáticos de alto rendimiento”, dijo Richard Otte, presidente y director ejecutivo de Promex. “Para estructuras y aplicaciones 2D, es probable que los chiplets se interconecten utilizando métodos de alta densidad. Estos incluyen interponentes. Los IC 3D requieren chiplets apilables y, por lo tanto, TSV y pilares de cobre, así como los procesos de interconexión de alta densidad 2D”.

Hay otros desafíos. En un paquete, todos los troqueles deben comunicarse entre sí mediante enlaces e interfaces de troquel a troquel. La mayoría de estos enlaces de morir a morir son propietarios. Hay un movimiento para desarrollar enlaces estándar abiertos. “El mayor obstáculo para que los chiplets se conviertan en la nueva IP es la estandarización. Se deben establecer interfaces de comunicación estándar/comunes entre chiplets para que esto sea viable entre múltiples proveedores de empaques”, dijo Otte.

Desafíos de fabricación
Mientras tanto, en el frente de la fabricación, dos tipos de procesos de ensamblaje utilizan unión híbrida: oblea a oblea y matriz a oblea.

En oblea a oblea, los chips se procesan en dos obleas en una fábrica. Luego, un soldador de obleas toma las dos obleas y las une. Finalmente, los troqueles apilados en la oblea se cortan en cubos y se prueban.

Die-to-wafer es otra opción. Al igual que oblea a oblea, los chips se procesan en obleas en una fábrica. Los troqueles se cortan en dados de una oblea. Luego, esos troqueles se unen a una oblea base. Finalmente, los troqueles apilados en la oblea se cortan en cubos y se prueban.

Fig. 3: flujo de oblea a oblea. Fuente: leti

Fig. 4: Flujo de matriz a oblea. Fuente: leti

Desde el principio, es importante tener troqueles con buenos rendimientos. Los troqueles con rendimientos inferiores a la media podrían afectar el rendimiento del producto final. Por lo tanto, es fundamental contar con una buena estrategia de prueba por adelantado.

“Algunos de los troqueles pueden tener defectos de fabricación que idealmente se descartarían durante la prueba”, dijo Adel Elsherbini, ingeniero principal sénior de Intel, durante una presentación en el IEDM. “Sin embargo, si la cobertura de la prueba no es del 100 %, algunos de estos troqueles pueden pasar como buenos troqueles. Este es un desafío particular. Los troqueles defectuosos pueden resultar en un menor rendimiento final del sistema, especialmente a medida que aumenta el número de troqueles”.

Además de una buena estrategia de prueba, se requiere un flujo de proceso sólido. El proceso de unión híbrida se lleva a cabo en una sala limpia dentro de una fábrica de semiconductores, no en una casa de empaque como ocurre con la mayoría de los tipos de paquetes.

Es importante llevar a cabo este proceso en una sala blanca ultralimpia. Las salas limpias se clasifican por los niveles de limpieza, que se basan en la cantidad y el tamaño de las partículas permitidas por volumen de aire. Generalmente, las fábricas de semiconductores incorporan salas limpias con un estándar ISO Clase 5 o más limpio. En ISO Clase 5, una sala limpia debe tener menos de 3,520 partículas en tamaños de >0.5 µm por metro cúbico, según American Cleanroom Systems. Una sala limpia ISO Clase 5 es equivalente a la antigua norma Clase 100.

En algunos casos, el montaje de circuitos integrados en un OSAT se lleva a cabo en salas blancas ISO 7 o clase 10,000 XNUMX o superiores. Esto funciona para la mayoría de los tipos de paquetes, pero no para los enlaces híbridos. En este proceso, partículas diminutas podrían invadir el flujo y causar fallas en el dispositivo.

Los OSAT ciertamente podrían construir instalaciones con salas limpias ISO 5, pero esto es un esfuerzo costoso. La unión híbrida requiere un equipo relativamente caro. Además, la unión híbrida implica varios pasos que son más familiares para los proveedores de semiconductores.

Tanto en los flujos de oblea a oblea como de matriz a oblea, el proceso comienza con un solo proceso damasquinado en la fábrica. Para ello se deposita una capa de dióxido de silicio en una de las caras de la oblea. Luego, una multitud de diminutas vías se dibujan en la superficie. Los patrones están grabados, creando una multitud de diminutas vías de tamaño μm en la oblea.

Luego, los materiales de cobre se depositan sobre toda la estructura. La superficie se planariza mediante un sistema de pulido químico-mecánico (CMP). Esta herramienta pule una superficie utilizando fuerzas mecánicas.

El proceso CMP elimina los materiales de cobre y pule la superficie. Lo que queda es material de metalización de cobre en las diminutas vías.

Todo el proceso se repite varias veces. Eventualmente, la oblea tiene un puñado de capas. Cada capa tiene diminutas vías de cobre, que se conectan entre sí en las capas contiguas. La capa superior consta de estructuras de cobre más grandes, llamadas almohadillas de unión. Los materiales dieléctricos rodean las diminutas almohadillas de unión.

No obstante, el proceso damasquinado, especialmente el CMP, son un desafío. Requiere un control preciso en toda la superficie de la oblea. “[En la oblea], la superficie dieléctrica debe ser: (1) extremadamente suave para garantizar fuertes fuerzas de atracción al unir los troqueles; y (2) topografía muy baja para evitar vacíos o tensiones innecesarias en el preenlace dieléctrico”, dijo Elsherbini en un artículo en IEDM.

Sin embargo, durante estos procesos, podrían ocurrir varios problemas. Las obleas tienden a combarse o arquearse. Luego, durante el proceso CMP, la herramienta podría sobrepulir la superficie. Los huecos de la almohadilla de cobre se vuelven demasiado grandes. Es posible que algunas almohadillas no se unan durante el proceso de unión. Si no está bien pulido, los residuos de cobre pueden crear cortocircuitos eléctricos.

En la unión híbrida, los procesos CMP estándar pueden no funcionar. “Esto requiere un procesamiento CMP especial para controlar la proporción de grabado químico y mecánico, así como la cantidad de pasos CMP para mantener la planitud de la superficie dieléctrica”, dijo Elsherbini.

Después de CMP, las obleas se someten a un paso de metrología. Una herramienta de metrología mide y caracteriza la topografía de la superficie.

“Los principales desafíos del proceso de unión híbrida de cobre incluyen el control de defectos de la superficie para evitar vacíos, el grosor a nivel de oblea y la metrología de la forma junto con el control del perfil de la superficie a nivel de nanómetros para respaldar el contacto sólido de la almohadilla de unión híbrida y el control de la alineación de las almohadillas de cobre en la parte superior. y el fondo mueren”, dijo Stephen Hiebert, director sénior de marketing de KLA.

Más pasos
Después del paso de metrología, las obleas se someten a un proceso de limpieza y recocido. El paso de recocido activa los troqueles.

A partir de aquí, el proceso puede ir en dos direcciones: de oblea a oblea o de matriz a oblea. En oblea a oblea, ya ha procesado la primera oblea (A). Luego, una segunda oblea (B) con troqueles se somete al mismo proceso (damasquinado, CMP, metrología).

Luego, las dos obleas (A, B) se unen mediante enlace híbrido. Los chips se cortan en cubos en la oblea y se prueban. Los dispositivos apilados resultantes se asemejan a estructuras en 3D.

Mientras tanto, en die-to-wafer, un fabricante de chips tomaría la primera oblea y activaría los troqueles. Luego, los chips en la oblea (A) se cortan en cubos y se prueban.

Luego, una segunda oblea (B) se somete a un proceso de damasquinado, seguido de CMP y un paso de metrología. Esa oblea no se corta en cubitos y permanece intacta. Usando un bonder, los troqueles de la oblea procesada (A) se apilan y unen en la oblea base (B).

Luego, los chips se cortan en dados en la oblea apilada y se prueban. Esto a su vez crea dispositivos similares a 3D.

Tanto para oblea a oblea como de matriz a oblea, los proveedores pueden usar el mismo sistema de unión de obleas. Varios proveedores venden estos sistemas para la unión híbrida con una precisión de colocación de nivel nanométrico.

En funcionamiento, los troqueles se colocan en una unidad de mesa dentro de la unión de obleas. La oblea procesada se coloca en una mesa de obleas separada en el bonder. Los troqueles de la mesa se recogen, alinean y colocan en la oblea procesada.

En este punto, las almohadillas de unión de las dos estructuras se unen mediante un proceso de dos pasos: es una unión dieléctrica a dieléctrica, seguida de una conexión de metal a metal. “La unión híbrida directa se refiere a la unión molecular de dos superficies compuestas de interconexiones de cobre dentro de una matriz de SiO2”, explicó Emilie Bourjot, gerente de proyectos de integración 3D en Puedo. “Cuando estas dos superficies están íntimamente en contacto a temperatura ambiente, los enlaces de Van der Waals crean adhesión. Esos enlaces luego se transforman en enlaces covalentes y metálicos después de un balance térmico”.

El proceso de vinculación es desafiante. “El primer elemento a considerar es la precisión de colocación y el rendimiento. Necesitamos apoyar un tono extremadamente fino. Necesitamos poder colocar los troqueles con mucha precisión”, dijo Elsherbini de Intel. “Esto se logra a través de optimizaciones de diseño para garantizar que los fiduciales de alineación tengan muy buena visibilidad y contraste, sin consumir demasiado del área activa del troquel”.

El bonder puede realizar estas tareas, pero el desafío es evitar partículas no deseadas y defectos superficiales en el flujo. Una partícula diminuta puede causar vacíos en las almohadillas de unión. Si incluso una partícula de 100 nm invade las almohadillas de unión, puede provocar cientos de conexiones fallidas.

Conclusión
La vinculación híbrida es un proceso complejo pero habilitador. Permite una nueva clase de chips y paquetes.

AMD es el primero en utilizar este enfoque, pero pronto seguirán otros. La carrera acaba de empezar.

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Fuente: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/