La verificación formal se está implementando con mayor frecuencia y en más lugares en los diseños de chips a medida que crece el número de interacciones posibles y esos chips se utilizan en aplicaciones más críticas.
En el pasado, gran parte de verificación formal se centró en si un chip funcionaría correctamente. Pero a medida que los diseños se vuelven más complejos y heterogéneos, y a medida que cambian los casos de uso, la verificación formal se utiliza en todo, desde evaluar el impacto de la partición hasta rastrear la fuente de la corrupción silenciosa de los datos. Incluso se está utilizando para identificar posibles vectores de ciberataques y para rastrear cómo se entrega y utiliza la energía dentro de un dispositivo.
"El diseño de bajo consumo existe desde hace mucho tiempo, pero era un enfoque adoptado principalmente por los chips móviles", según Sean Safarpour, director del grupo de I+D en Sinopsis Grupo EDA. “Ahora es generalizado. De manera similar, estamos viendo que se usa más IA/ML en aceleradores, y la cantidad de trabajo que puedes hacer por potencia es un factor importante. Ahora, para todos, hagamos lo que hagamos, el diseño de bajo consumo es una gran preocupación. Lo que esto tiene que ver con la verificación formal es que existen formas específicas de utilizar la verificación formal para resolver algunos de esos problemas”.
Esto ya no se trata sólo de reloj que cierra optimización, que implica volver a ejecutar regresiones de simulación para asegurarse de que todo esté correcto. Hoy en día, la energía debe considerarse en el contexto de otros componentes de un sistema y, a veces, entre sistemas. Sin un proceso formal, eso llevaría mucho más tiempo, si es que se pudiera hacer. También debe examinarse en el contexto de diferentes casos de uso y cargas de trabajo, donde es necesario rastrear la energía desde la entrega hasta la utilización.
"Si estás haciendo sincronización de reloj, podemos hacer el análisis con y sin sincronización de reloj y decirte definitivamente si la funcionalidad es la misma, o si puedes tener un error y algo se rompió en el camino", dijo Safarpour. “A partir de las solicitudes de los usuarios, ahora también es posible tener en cuenta la intención de potencia a través de un archivo UPF. Hace cinco o seis años no teníamos tales solicitudes. Ahora son tan prominentes que la gente dice: 'Yo hago verificación de propiedades'. Tengo mis afirmaciones. Pero ahora quiero comprobar esas afirmaciones en presencia de mi UPF. Hago comprobaciones de conectividad a nivel de SoC”, que es otra aplicación específica. Pero eso está incompleto a menos que se tenga en cuenta el UPF completo del diseño. Formal puede entrar en estas áreas muy específicas para que los usuarios puedan decir: "Espera un segundo, no necesitamos rehacer todo nuestro conjunto de regresión". Podemos tomar estos problemas específicos y resolverlos exhaustivamente”. Ese es el verdadero valor de lo formal. Es de naturaleza exhaustiva, por lo que cuando analiza todo su plan de prueba y analiza algunos de estos aspectos, ya sea bajo consumo o seguridad, podemos analizarlos todos. Tendrá líneas de pedido específicas para estos en su plan de prueba. Algunos de ellos se pueden resolver exhaustivamente con una verificación formal, que es una de las razones por las que está ganando importancia en estos días a medida que el espacio del problema se hace más grande”.
En pocas palabras, las brechas de cobertura que eran aceptables en el pasado, cuando había menos funciones y los ciclos de vida eran más cortos, hoy en día son inaceptables en muchas aplicaciones.
"Todo el mundo siempre habla de una complejidad cada vez mayor, y mucha gente usará esto, con razón, como una razón para hacer las cosas de manera diferente", dijo Chris Giles, jefe de gestión de productos para soluciones estáticas y formales en EDA de Siemens. “Cuando analizamos el éxito del mercado y el proceso de desarrollo general, lo que vemos es que a pesar de un aumento de varias décadas en la inversión en verificación, no está a la altura del aumento de la complejidad. Entonces, si bien todos reconocemos que hay un aumento constante en la complejidad, la forma en que hemos respondido como industria no es tan efectiva como debería ser. El cambio observado en los últimos años se refiere a lo que el mundo exige del silicio, y aquí es donde la verificación formal se está convirtiendo en un requisito absoluto. Lo que el mundo exige hoy del silicio es un enfoque de verificación diferente. Lo que exigimos ya no tiene que ver con la complejidad. Se trata de seguridad. Se trata de seguridad. Se trata de confianza. Se trata de seguridad. Y todas estas cosas son muy difíciles de probar con una metodología de simulación lineal”.
Esto, a su vez, ha creado una explosión en la demanda de verificación formal. "Aquí es donde sobresale lo formal", dijo Giles. “Debido a su naturaleza exhaustiva, la verificación formal puede demostrar de manera concluyente que un diseño es seguro o confiable. Se está trabajando mucho en la industria para certificar estas propiedades, por lo que tener un flujo que genere esa certificación es fundamental. Aquí es donde lo formal es absolutamente esencial. Si nos fijamos en la industria de la propiedad intelectual, las empresas de propiedad intelectual no necesariamente saben en qué producto final estará su propiedad intelectual, por lo que deben estar planificando ese tipo de preguntas. ¿Cómo sé que este es un diseño seguro? ¿Cómo sé que este es un diseño confiable? ¿Cómo sé que es seguro poner vidas humanas bajo su control? Estas son cosas de las que incluso los equipos de propiedad intelectual tienen que preocuparse hoy en día”.
Pete Hardee, director de gestión de productos del Grupo de Sistemas y Verificación de Cadencia, dijo que ha visto un crecimiento fenomenal en el uso de la verificación formal durante la última década. “No hay duda de que ha 'cruzado el abismo' hacia un uso generalizado y generalizado. Es una herramienta indispensable en el arsenal de verificación para la gran mayoría de las principales empresas de semiconductores”.
La creciente complejidad, tanto para los SoC de nodos avanzados como para el ensamblaje heterogéneo en un paquete, requiere una mayor verificación. "La necesidad de verificación tiende a expandirse exponencialmente con la complejidad del diseño", dijo Hardee. “Los efectos clave han sido dobles. Primero, con la verificación jerárquica basada en IP, el divide y vencerás ha sido un factor importante en el éxito de la verificación: verifica minuciosamente el bloque o subsistema de IP, luego verifica la integración correcta y no se rompió nada en el siguiente nivel. Para la verificación basada en IP, la verificación formal se ha ampliado para lograr la aprobación formal para muchos tipos de IP, pero no para todos. El espacio estatal todavía puede ser un problema, a pesar de los grandes avances en la escalabilidad formal. Por ejemplo, los protocolos seriales complejos siguen siendo un desafío para la verificación formal: la profundidad secuencial suele ser demasiado alta. Algunas técnicas formales pueden escalar al nivel de chip, pero sólo de manera limitada: la aprobación formal completa para grandes SoC digitales sigue siendo demasiado desafiante”.
Los diseños basados en procesadores siempre han sido desafiantes, pero son particularmente difíciles de verificar cuando utilizan arquitecturas de dominio específico. "Hay un enorme aumento en los diseños masivamente programables: arquitecturas multiprocesador que utilizan muchos conjuntos homogéneos o heterogéneos de núcleos de procesador dependiendo de la aplicación vertical", señaló. “Para los procesadores de aplicaciones, RISC-V ha abierto la batalla entre Arm y x86 ISA. Las GPU existen desde hace mucho tiempo, pero muchos otros tipos de coprocesadores y aceleradores matemáticos son comunes, especialmente ahora impulsados por la revolución AI/ML. Cada uno está diseñando su propia variante de núcleos matemáticos y de aplicaciones optimizados para sus necesidades de potencia, rendimiento y área”. Cadence se refiere a este fenómeno como arquitecturas de dominio específico (DSA).
Las preocupaciones sobre la confiabilidad también se están extendiendo incluso a los dispositivos no críticos. "Cada diseño puede tener una solución de verificación formal, incluidos los diseños dominados por la aritmética", dijo Ashish Darbari, director ejecutivo de axiomiar. “El diseño dominado por la aritmética se está beneficiando de soluciones avanzadas de los mayores proveedores de herramientas de verificación formal, todos los cuales tienen soluciones orientadas a la verificación aritmética, especialmente en el lado del punto flotante. En términos generales, esto no es necesariamente un gran volumen de trabajo, pero es lo suficientemente significativo e importante como para que no miremos para otro lado”.
Eso ha abierto la puerta para que lo formal se utilice mucho antes en el flujo, donde puede usarse para evitar retrasos relacionados con el diseño, y en una franja más amplia de la comunidad de ingenieros. Pero también ha creado una escasez de talento, porque no todo el mundo sabe escribir bien. afirmaciones en una variedad de aplicaciones diferentes.
"Todos los que tienen un nombre razonable en el negocio del silicio, ya sea una GPU, una empresa de procesadores o una empresa de tejidos, utilizan la tecnología formal", afirmó Darbari. “Todos los gigantes que construyen hardware utilizan formalidad. Y algunos de ellos quieren que se haga mucho formal, pero simplemente no tienen suficiente talento”.
Las tasas de adopción también varían. "Algunos están muy familiarizados y se sienten cómodos con la verificación formal, entienden lo que puede hacer y la cuestionan", señaló Giles de Siemens. “Otros dudan un poco más, porque a veces puede parecer un proyecto científico o un esfuerzo educativo necesario. Cuando alguien que no está familiarizado con lo formal escucha por primera vez que se recomienda la verificación formal, su primer pensamiento es: "Ahora tengo que tener un doctorado en mi personal". Tenemos que poner en marcha nuestro proyecto. ¿Cómo voy a hacer esto alguna vez?' Y esto conduce a distintos grados de adopción”.
En algunas empresas, lo formal se ha convertido en sólo una de las muchas habilidades requeridas. Este es un cambio significativo. En los primeros días de la verificación formal, se suponía que un pequeño grupo de ingenieros adquiriría competencia en el uso de las herramientas.
"Nos dimos cuenta de que los diseñadores, ingenieros de verificación e ingenieros de todos los ámbitos de la vida pueden hacer uso de la tecnología", dijo Safarpour de Synopsys. “Y depende de los desarrolladores de la herramienta EDA hacerla más intuitiva para ese usuario. Tenemos diferentes personajes, diferentes sombreros. Ahora bien, si eres diseñador, es posible que necesites una interfaz ligeramente diferente. Lo estás abordando desde un ángulo diferente al de tu cinturón negro formal, y los detalles que estás buscando son bastante diferentes. Como desarrolladores de herramientas, también hemos aprendido de nuestros usuarios quién puede aprovechar al máximo las herramientas. También en ese aspecto se ha bajado el listón. Hoy en día, cuando recibo consultas o hablo con clientes, hay tantos no expertos que solicitan mejoras o nos brindan comentarios sobre la herramienta que los expertos formales tradicionales”.
Emulación versus formal versus simulación
Otros pilares incondicionales de un flujo de verificación incluyen la simulación y la emulación. Pero para ciertos diseños, es posible que no sean necesarias todas las herramientas de verificación.
"Hay algunas cosas que son adecuadas para la verificación formal que no lo son tanto para la simulación, y viceversa", dijo Giles de Siemens. “Un buen ejemplo de esto es la verificación de la conectividad. Pasar por el proceso de simular que todas las interconexiones, poco a poco, son correctas es un proceso en serie bastante largo. Si puede hacerlo exhaustivamente en una sola ejecución, entonces puede tomar esos ciclos de simulación y usarlos para lo que la simulación funcione mejor. Entonces es una jugada de productividad. Otra cosa que está clara a medida que la industria pasa de un modelo de globalización a un modelo de regionalización o nacionalización (y tenemos que replicar el ecosistema de diseño, desarrollo y producción de silicio varias veces en todo el mundo) es que hay escasez de mano de obra. predicho prácticamente en todas partes del mundo. Y esto no tiene nada que ver con la complejidad del diseño. Tiene que ver con las realidades geopolíticas y macroeconómicas del mundo. Esto está creando oportunidades en todas partes. Y la realidad es que, para tener éxito en ese entorno, necesitamos más productividad de nuestra gente. Utilizar una verificación formal o eficiente y liberar los ciclos de simulación para hacer lo que la simulación hace mejor es una parte fundamental del desarrollo ahora y en el futuro. Entonces, esas dos cosas (la productividad y la respuesta a las demandas de lo que el mundo está exigiendo al silicio hoy en día, y en términos de seguridad, confianza y protección) son razones por las que considero que la verificación formal es absolutamente necesaria para cualquier desarrollo."
En algunos casos, se requiere más de un tipo de herramienta. Darbari señala una superposición basada en los requisitos de cobertura, así como en las capacidades de diferentes herramientas de diferentes proveedores. "Todavía hay variación", dijo. “La depuración es la más interesante. La depuración es donde puedo llegar a la causa raíz del error en el menor tiempo posible, y también es un área en la que dedicamos mucho tiempo a la causa raíz de las cosas”.
También existe una interacción entre la verificación formal y la simulación para reducir los ciclos de simulación, siendo la verificación formal más costosa para el equipo de ingeniería.
"Nunca se pueden hacer suficientes simulaciones, por lo que la demanda es ilimitada", dijo Safarpour. “Todo el mundo quiere hacer simulación, pero no tienen suficiente computación para ello. Sin embargo, las tecnologías de simulación y verificación formal son de naturaleza bastante complementaria y lo vemos en múltiples áreas. En cobertura, con simulación, se puede llegar muy fácilmente a una cobertura del 80%, 85%, tal vez 90%, y luego lo que sucede es que se llega rápidamente a una meseta en la curva. Luego está ese otro 5%. Dependiendo de cuál sea el criterio para aprobar, hay otro 5% aproximadamente, y hay tanta aleatorización que puedes hacer que todavía no podemos alcanzarlos. Ese 5% resulta ser el punto óptimo para lo formal, porque lo más probable es que el 5% sea cosas difíciles de alcanzar, como casos de esquina, en los que lo formal es bueno, o sean código muerto, lo que significa que no importa cuánto simulación que haces, no puedes golpearlo. Esto te deja con un signo de interrogación, y luego algún ingeniero tendría que intervenir para revisar ese código y decir: "Creo que no es accesible". Entonces, es una intervención manual. La forma en que lo hacemos es que nuestras herramientas formales y de simulación funcionan con la misma base de datos y se ayudan mutuamente”.
El mismo escenario se aplica a las aplicaciones de seguridad funcional. “Se puede cubrir todo lo que se pueda en materia de seguridad funcional y tolerancia a fallas, y luego se toman medidas formales. Es la misma historia con la seguridad, y este enfoque se sigue repitiendo en diferentes dominios. Haga las cosas fáciles con la simulación, llegue a esa meseta y luego haga formalmente el último kilómetro”, explicó Safarpour.
Las arquitecturas de dominio específico añaden sus propios problemas únicos. "A diferencia de los ASIC no programables, los DSA son diferentes porque no se pueden predecir las innumerables formas en que un programador utilizará el procesador", dijo Hardee de Cadence. “Hay que cubrir todas las eventualidades, incluidas las completamente imprevistas. Formal es la única manera. Los líderes en tecnología de procesadores como Arm e Intel lo saben y llevan mucho tiempo invirtiendo en la verificación formal. Cada empresa que realice su propia implementación de RISC-V debe hacer lo mismo. Y el crecimiento de los coprocesadores matemáticos y los motores de IA/ML está impulsando técnicas formales más nuevas como C/C++ para la verificación de equivalencia secuencial RTL”.
Los límites de lo formal
Sin embargo, como todas las herramientas EDA, la formal tiene algunas limitaciones. "Formal tiene la reputación de ser algo que se ejecuta mejor en un módulo o bloque que en un SoC completo", señaló Giles de Siemens. “Lo formal presenta desafíos cuando se trata de problemas largos y secuenciales. Un buen ejemplo de esto sería que es difícil usar formal para verificar funciones de multiplicación o división en una unidad de punto flotante. El mejor curso de acción es dejar que lo formal haga lo que mejor hace y dejar que la simulación haga lo que la simulación hace mejor. Si toma un diseño de punto flotante, puede verificar todo, pero la funcionalidad de multiplicar y dividir se realiza mejor con simulación, por lo que es mucho más eficiente en el uso de las funciones de simulación y está verificando las cosas que tienen que ser hecho allí. Entonces no es necesario crear una unidad de coma flotante completa mediante simulación”.
Como ocurre con todas las herramientas, también es un área en la que se está trabajando mucho para superar esas limitaciones, tanto a través de abstracciones como de nuevas investigaciones. "Por ahora, alimenta el mensaje de que hay algunas cosas que lo formal funciona bien y otras que la simulación funciona bien", dijo Giles. “Nunca vería un escenario en el que lo formal elimine por completo la simulación. Al igual que durante años, siempre quise dejar de hacer simulación a nivel de puerta, pero eso nunca funcionó. Lo veremos también con lo formal y la simulación”.
Los métodos de verificación formales pueden ser exhaustivos y exhaustivos, pero ¿deberían ser un requisito generalizado?
Incluso antes de la adquisición por parte de Cadence en 2014, Jasper fue pionero en una proliferación más amplia mediante la introducción de aplicaciones formales, utilizando la verificación de modelos, a menudo con aserciones generadas automáticamente, para resolver problemas de verificación comunes de una manera más accesible, que requiere un nivel mucho menor de experiencia formal. dijo Hardee.
Además, “la conectividad es un gran ejemplo y uno de los más fáciles de adoptar: genere afirmaciones a partir de un mapa de conectividad en una hoja de cálculo o IP-XACT forma. Se puede hacer lo mismo con la simulación pero es tedioso. Este método formal se escala fácilmente al nivel de chip, ya que la mayor parte de la funcionalidad del bloque subyacente se puede abstraer. En algunos casos, estas aplicaciones pueden descargar cargas de trabajo de simulación, y el valor está en encontrar errores en casos extremos, ya que el estímulo de entrada aleatorio generado por la herramienta es más exhaustivo de lo que suelen ser los bancos de pruebas de simulación. Si bien estas aplicaciones son útiles para que los ingenieros de verificación comiencen con la verificación formal, tal vez actuando como una "puerta de entrada", son la punta del iceberg en términos de uso. Actualmente, estamos descubriendo que la mayor parte del iceberg, incluida la mayor parte del uso de regresión de la verificación formal, se encuentra en la verificación de los diseños DSA basados en procesadores con verificación formal de propiedades y verificación de equivalencia secuencial, tanto de RTL a RTL como de C/. C++ a RTL”, añadió. “Por mucho que me gustaría establecer la verificación formal como un requisito general, todavía hay ejemplos en los que es necesaria y otros ejemplos en los que la simulación sigue funcionando mejor. Pero estamos viendo que los tipos de diseño en los que es necesaria una verificación formal crecen a un ritmo mucho más rápido”.
En cuanto a cómo evoluciona todo esto, el ecosistema EDA parece estar a punto de identificar cómo se puede utilizar la verificación formal más allá de las aplicaciones tradicionales.
"Existe un conjunto de aplicaciones que son bastante comunes para cualquier proveedor que venda aplicaciones formales empaquetadas para usos finales específicos", concluyó Giles. “Los desafíos y oportunidades desde la perspectiva técnica y comercial incluyen el uso formal de formas para realizar la verificación que no había sido posible antes, como la detección de caballos de Troya en el hardware. Especialmente en este mundo de hardware de código abierto, es muy bueno poder demostrar que no hay nada en ese diseño que no se supone que esté en ese diseño. Por lo general, este no es un problema de verificación que se resuelve mediante simulación, porque la simulación generalmente supone que usted sabe lo que está buscando y solo está tratando de asegurarse de que lo haga. Con la detección de caballos de Troya, ahora busca cosas que estén efectivamente fuera del espacio de estado conocido. Esto es algo que es tremendamente prometedor”.
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