Chiplets Open Pandora’s Box - Semiwiki

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Los chiplets han simplificado un área del diseño pero han abierto la caja de Pandora en otro frente. La complejidad de la simulación de cada chiplet es menor, pero ahora la interconexión de chiplet a chiplet se ha vuelto compleja. La gente está experimentando con diferentes protocolos de interconexión, variaciones de UCIe, modificando la configuración de UCIe, las velocidades de interfaz, la cantidad de capas físicas, etc. Ahora agregue a la mezcla estándares heredados como AXI, nuevos protocolos como PICe6.0 y coherencia de caché.

En definitiva, esto crea un conjunto de experimentos completamente nuevo. Uno para el cual la emulación tradicional y el modelado RTL no funcionarán. Primero debe dedicar un esfuerzo a la compensación de la arquitectura, no solo a la selección de componentes. Esto significará que tendrá que realizar análisis de tráfico, partición de aplicaciones, dimensionamiento del sistema e impacto de diferentes tipos de capa física. Además, dependiendo de la aplicación, el punto de referencia será muy diferente.

La especificación UCIe es nueva y no existen puntos de referencia claros. Además, la especificación UCIe solo proporciona orientación sobre latencia y potencia. Ambos son requisitos estrictos. Esto significa que es evitable un estudio del área de rendimiento de energía. Como tiene una conversión de protocolo a protocolo, como PCIe 6.0 a UCIe a AXI, la configuración del modelado es compleja.

Una solución es analizar el modelado de sistemas utilizando Simulación visual Desde Mirabilis Diseño. Recientemente lanzaron un modelo IP a nivel de sistema UCIe y demostrarán una serie de casos de uso de la interconexión en el Cumbre de chiplet. Para guiar a los diseñadores, han publicado una guía con muchos casos de uso, resultados esperados de rendimiento energético y opciones de optimización. Tienen una presentación en papel y un stand en la Cumbre. ¡Espero verte allí!

Además, aquí está el enlace a un artículo que la gente puede obtener: Modelado del rendimiento de un sistema informático heterogéneo basado en la arquitectura de interconexión UCIe

Abstracto:

Los complejos diseños de chips actuales en los nodos de vanguardia generalmente constan de múltiples matrices (o chiplets). El enfoque permite matrices de diferentes fabricantes o procesos, así como IP reutilizables. Los diseñadores necesitan un modelo a nivel de sistema para evaluar diferentes implementaciones de situaciones tan complejas.

Un sistema de ejemplo consta de un chiplet de E/S, un chiplet de núcleo de bajo consumo, un chiplet de núcleo de alto rendimiento, un chiplet de audio y vídeo y un chiplet analógico, interconectados mediante el estándar Universal Chiplet Interconnect Express (UCIe).

Nuestro equipo consideró varios escenarios y configuraciones, incluidos paquetes avanzados y estándar, diversos perfiles de tráfico y recursos, y un temporizador para ampliar el alcance y evaluar eventos en el tiempo de espera. Identificar las fortalezas y debilidades de la interconexión UCIe para aplicaciones de misión nos ayudó a obtener la configuración óptima para que cada subsistema cumpla con los requisitos funcionales, de potencia y de rendimiento.

Acerca de Mirabilis Design Inc.

Mirabilis Design es una empresa de software de Silicon Valley que ofrece software y soluciones de capacitación para identificar y eliminar riesgos en las especificaciones del producto, prediciendo con precisión los recursos humanos y de tiempo necesarios para desarrollar el producto y mejorando la comunicación entre diversos ingenieros.
equipos.

VisualSim Architect combina propiedad intelectual, modelado a nivel de sistema, simulación, análisis del entorno y plantillas de aplicaciones para mejorar significativamente la construcción de modelos, la simulación, el análisis y la verificación RTL. El entorno permite a los diseñadores converger rápidamente hacia un diseño que cumpla con un conjunto diverso de requisitos interdependientes de tiempo y energía. Se utiliza muy temprano en el proceso de diseño en paralelo con (y como ayuda para) la especificación escrita y antes de una implementación (por ejemplo, RTL, código de software o esquema) del producto.