Προκλήσεις Σχεδιασμού Ενσύρματων Πομπών Υψηλής Ταχύτητας

Προκλήσεις Σχεδιασμού Ενσύρματων Πομπών Υψηλής Ταχύτητας

Χρονική σήμανση: 27 Απριλίου 2023 3:08 π.μ.
Κόμβος πηγής: 2613231

Από τους Samad Parekh και Noman Hai

Η ανάγκη για εξοπλισμό δικτύωσης υψηλότερου εύρους ζώνης καθώς και συνδεσιμότητα στο cloud και στα κέντρα δεδομένων υπερκλίμακας οδηγεί τη μετάβαση της τεχνολογίας μεταγωγής από τα 25T (terabytes) στα 50T και σύντομα στα 100T. Η βιομηχανία επέλεξε το Ethernet για να οδηγήσει την αγορά μεταγωγών, χρησιμοποιώντας την τεχνολογία 112G SerDes σήμερα και αρχιτεκτονικές επόμενης γενιάς που έχουν σχεδιαστεί για να λειτουργούν στα 224Gb/s. Αυτοί οι ρυθμοί δεδομένων θέτουν ακραίες προκλήσεις σε ολόκληρο τον πομποδέκτη SerDes. Αυτό το άρθρο θα εξετάσει ορισμένες από τις προκλήσεις που τίθενται στους πομπούς υψηλής ταχύτητας, συμπεριλαμβανομένης της επιλογής αρχιτεκτονικών πολυπλέκτη, του σχεδιασμού των ισοσταθμιστών, των ρυθμών σειριοποίησης δεδομένων, της επιλογής του κατάλληλου προγράμματος οδήγησης εξόδου και της διασφάλισης της ακεραιότητας του σήματος.

Προκλήσεις σειριοποίησης και πολυπλεξίας

Ας ξεκινήσουμε με μια εισαγωγή της συνολικής δομής ενός πομπού ενσύρματης γραμμής. Ο πομπός (TX) λαμβάνει πολλαπλές παράλληλες ροές δεδομένων χαμηλότερης ταχύτητας, τις σειριοποιεί σε μια ενιαία ροή δεδομένων υψηλότερης ταχύτητας και τη μεταδίδει μέσω του καναλιού με τέτοιο τρόπο ώστε τα δεδομένα να είναι αναγνωρίσιμα στο άλλο άκρο.

Εικ. 1: Μπλοκ διάγραμμα ενός ΤΧ.

Τα δεδομένα εισέρχονται πρώτα σε μια σειρά πολυπλέκτη (MUX) όπου κάθε διαδοχικό στάδιο μειώνει στο μισό τον αριθμό των εισόδων και διπλασιάζει τον ρυθμό δεδομένων στην έξοδο μέχρι να υπάρξει μία ροή δεδομένων. Εξετάστε την περίπτωση των 112 Gb/s όπου υπάρχουν 64 είσοδοι που τρέχουν με 1.75 Gb/s και πρέπει να σειριοποιηθούν. Ενώ η λογική CMOS μπορεί να χρησιμοποιηθεί ως τα πρώτα στάδια, τα τελευταία στάδια μπορεί να βασίζονται σε CML (λογική τρέχουσας λειτουργίας) για να φιλοξενήσουν τις υψηλότερες ταχύτητες μεταγωγής για να ικανοποιήσουν την ανταλλαγή ισχύος-ταχυτήτων [1].

Μια αρχιτεκτονική TX πλήρους συντελεστή φαίνεται παρακάτω.

Εικ. 2: Αρχιτεκτονική TX πλήρους ρυθμού.

Το τελικό flip-flop (FF) έχει αυστηρές απαιτήσεις χρονισμού και χρονισμού. Ωστόσο, καθώς ανεβαίνουμε την αλυσίδα, το ρολόι χωρίζει και οι απαιτήσεις χρονισμού είναι επίσης χαλαρές. Στο σχήμα 2, τα στάδια σειριοποίησης φαίνονται ως MUX πέντε μανδάλωσης 2:1 και αυτή η συγκεκριμένη δομή MUX μπορεί να συνεχιστεί στα στάδια σειριοποίησης. Ωστόσο, είναι διαθέσιμες και άλλες αρχιτεκτονικές MUX, όπως MUX τριών μανδάλωσης, MUX με ένα μάνδαλο, MUX χωρίς μανδάλωμα ή συνδυασμός αυτών των κυκλωμάτων.

Τεχνικές εξισορρόπησης για πομπούς υψηλής ταχύτητας

Μετά τη σειριοποίηση των δεδομένων, πρέπει να εξισωθούν για να αντισταθμιστεί η απώλεια που εξαρτάται από τη συχνότητα του καναλιού επικοινωνίας. Συνηθέστερα αυτή η εξισορρόπηση εκτελείται με χρήση ενός διακεκριμένου χρόνου Feed Forward Equalizer (FFE). Οι αρχιτεκτονικές FFE διακριτού χρόνου έχουν το πλεονέκτημα της ενίσχυσης χαμηλού θορύβου, της ικανότητας ακύρωσης προδρομικών δρομέων και ελέγχου με ακρίβεια των βαρών βρύσης και αποτελεσματικότητας όσον αφορά την υλοποίηση κυκλώματος στο τσιπ. Το σχήμα 3 παρακάτω δείχνει μια κυματομορφή που απεικονίζεται στο PrimeWave Design Environment για το πώς ένα FFE μπορεί να εξισώσει ένα κλειστό μάτι.

Εικ. 3: Ένα παράδειγμα FFE που δείχνει ένα ανοιχτό μάτι μετά από εξίσωση FFE που προσομοιώνεται στο PrimeSim.

Ο κλάδος με την πάροδο του χρόνου έχει μετακινηθεί σε πιο ευέλικτες αρχιτεκτονικές που βασίζονται στο DSP-DAC, όπου η διαμόρφωση και η εξισορρόπηση FFE γίνονται στον ψηφιακό τομέα, όπως φαίνεται στο σχήμα 4.

Εικ. 4: Αναλογική έναντι αρχιτεκτονικής TX που βασίζεται σε DSP.

Η ανάλυση TX DAC υπαγορεύεται από την ανάλυση FFE που καθορίζεται για διαφορετικά πρωτόκολλα. Για εφαρμογές Ethernet, η ανάλυση DAC είναι περίπου 7 bit και μπορεί να υλοποιηθεί ως δυαδικά ή θερμομετρικά κωδικοποιημένα κομμάτια ή συνδυασμός και των δύο. Η απόφαση σχεδιασμού είναι η αντιστάθμιση μεταξύ της γραμμικότητας, της χωρητικότητας εξόδου, της περιοχής και της κατανάλωσης ισχύος.

Επιλογές ρυθμού σειριοποίησης δεδομένων: μισός ρυθμός, ρυθμός τετάρτου και οκταδικός ρυθμός

Η επιλογή του τελικού ρυθμού σειριοποίησης δεδομένων είναι μια πολύ σημαντική απόφαση σχεδιασμού, καθώς ένας υψηλότερος ρυθμός χαλαρώνει την απαίτηση ταχύτητας χρονισμού και μειώνει την κατανάλωση ενέργειας σε βάρος του μεγαλύτερου αριθμού φάσεων ρολογιού και της αυξημένης χωρητικότητας εξόδου του πολυπλέκτη. Στο σχήμα 5 φαίνεται μια αρχιτεκτονική TX μισού ρυθμού, η οποία αφαιρεί το τελικό flip-flop και χρησιμοποιεί και τις δύο φάσεις του διαιρεμένου ρολογιού.

Εικ. 5: Αρχιτεκτονική TX μισού ποσοστού.

Ωστόσο, ο κύκλος λειτουργίας αυτών των δύο φάσεων επηρεάζει την ποιότητα του τελικού οφθαλμού εξόδου. Αυτή η ιδέα της αρχιτεκτονικής μισού ποσοστού μπορεί να επεκταθεί σε MUX τετάρτου ή οκταδικού ρυθμού. Η αντιστάθμιση της επιλογής σχεδιασμού φαίνεται στο σχήμα 6. Με βάση πρόσφατη έρευνα, οι πομποί 100 Gb/s χρησιμοποιούν αρχιτεκτονική τετάρτου ταχύτητας λόγω χαλαρών απαιτήσεων στα ρολόγια.

Εικ. 6: Ρυθμός δεδομένων έναντι συχνότητας ρολογιού.

Σύγκριση επιλογών προγράμματος οδήγησης εξόδου για πολυπλέκτης: Λογική τρέχουσας λειτουργίας έναντι τερματισμού σειράς πηγής

Η τελική έξοδος από το MUX πρέπει να διοχετεύεται κατά μήκος του καναλιού με αρκετή ταλάντευση ώστε να αντισταθμίζονται οι απώλειες καναλιού, διατηρώντας παράλληλα την κατανάλωση ενέργειας υπό έλεγχο. Υπάρχουν κυρίως δύο επιλογές για το πρόγραμμα οδήγησης εξόδου: Λογική τρέχουσας λειτουργίας (CML) και Λογική κατάστασης λειτουργίας τάσης (VML), που ονομάζεται επίσης Source-Series Terminated (SST), τα οποία φαίνονται στο σχήμα 7. Τα πλεονεκτήματα και τα μειονεκτήματα των προγραμμάτων οδήγησης συνοψίζονται στον πίνακα 1.

Εικ. 7: Προγράμματα οδήγησης που βασίζονται σε CML και SST.

Πίνακας 1: Σύγκριση προγραμμάτων οδήγησης CML έναντι προγραμμάτων οδήγησης που βασίζονται σε SST.

Βελτιστοποίηση της ακεραιότητας του σήματος

Το Pad Matching Network (PMN) είναι πολύ σημαντικό για την ακεραιότητα του σήματος του οφθαλμού εξόδου. Αν και απλά T-coil και pi-coils έχουν χρησιμοποιηθεί σε εφαρμογές μικρότερες από 50 GHz, για ταχύτητες δεδομένων υψηλότερους από 100 Gb/sa 9th Το δίκτυο LC τάξης χρησιμοποιείται συνήθως για την απομόνωση του οδηγού, του ESD και της χωρητικότητας του μαξιλαριού εξόδου, όπως φαίνεται στο σχήμα 8. Αυτή η διάταξη θεωρητικά επεκτείνει το εύρος ζώνης εξόδου κατά 2.8x. Ο σχεδιασμός πρέπει να βελτιστοποιηθεί για το εύρος ζώνης, την απώλεια επιστροφής και την ομαδική καθυστέρηση και συχνά απαιτεί εκτεταμένη τρισδιάστατη ηλεκτρομαγνητική μοντελοποίηση και προσομοίωση μήτρας και συσκευασίας, η οποία ενεργοποιείται με τη χρήση του Synopsys Custom Design Platform.

Εικ. 8: Δίκτυο αντιστοίχισης μαξιλαριών.

Synopsys 224G & 112G Ethernet IP

Ως κορυφαίος πάροχος του κλάδου υψηλής ταχύτητας SerDes IP, η Synopsys προσφέρει ένα ολοκληρωμένο χαρτοφυλάκιο με κορυφαία ισχύ, απόδοση και περιοχή, επιτρέποντας στους σχεδιαστές να ανταποκρίνονται στις απαιτήσεις αποτελεσματικής συνδεσιμότητας των υπολογιστικών SoC υψηλής απόδοσης. Οι ομάδες σχεδιασμού της Synopsys έχουν αναπτύξει διάφορες καινοτόμες μεθόδους για την επίλυση των προκλήσεων σχεδιασμού που επιβάλλονται από υπολογιστικά SoC υψηλής απόδοσης 800G/1.6T με 224G Ethernet PHY IP και  112G Ethernet PHY IP. Ελάτε μαζί μας στο ISACS 2023 όπου θα παρουσιάσουμε μια μισή μέρα φροντιστήριο για πιο εμπεριστατωμένη συζήτηση σχετικά με αυτό το θέμα.

Ο Noman Hai είναι διευθυντής της ομάδας αναλογικού σχεδιασμού στον Όμιλο IP Solutions στη Synopsys.

Αναφορά

[1] B. Razavi, «Breaking the Speed-Power Tradeoffs in Broadband Circuits: Reviewing design techniques for transceivers up to 56 GHz», στο IEEE Nanotechnology Magazine, τόμ. 16, αρ. 3, σελ. 6-15, Ιούνιος 2022, doi: 10.1109/MNANO.2022.3160770.

Σφραγίδα ώρας:

Περισσότερα από Ημι Μηχανική