Overvejelser om ventetid for 1.6T Ethernet-design

Overvejelser om ventetid for 1.6T Ethernet-design

Tidsstempel: 12. oktober 2023 kl. 3
Kildeknude: 2934911

Siden sin debut i 1980'erne med 10 Mbps delte LAN'er over koaksialkabler har Ethernet oplevet konsekvente fremskridt, nu med potentiale til at understøtte hastigheder op til 1.6 Tbps. Denne udvikling har gjort det muligt for Ethernet at betjene en bredere vifte af applikationer, såsom live streaming, radioadgangsnetværk og industriel kontrol, hvilket understreger vigtigheden af ​​pålidelig pakkeoverførsel og servicekvalitet. Med den nuværende internetbåndbredde, der brummer på ~500 Tbps, er der en stigende efterspørgsel efter forbedret back-end intra datacenter trafikhåndtering. Selvom individuelle servere endnu ikke fungerer på Terabit-per-sekund-niveauer, nærmer den samlede datacentertrafik sig denne skala, hvilket får IEEE's 802.3dj-gruppe til at påtage sig standardiseringsbestræbelser og nødvendiggør robuste Ethernet-controllere og SerDes til at styre det voksende dataflow. Midt i denne baggrund af eskalerende krav skubber interprocessorkommunikation allerede til disse hastigheder.

Interprocessorkommunikation går i spidsen for behovet for 1.6T-hastigheder med minimal latenstid. Mens individuelle enheder er begrænset af deres iboende behandlingskapacitet og chipstørrelse, kan en kombination af chips udvide disse kapaciteter betydeligt. Den første generation af applikationer forventes at blive efterfulgt af switch-to-switch-forbindelser i datacenteret, hvilket muliggør sammenlægning af højtydende processorer og hukommelse, hvilket øger skalerbarheden og effektiviteten inden for cloud computing.

IEEEs 802.3dj-initiativ: Fremme Ethernet-standarder for 1.6 Tbps interoperabilitet

Overholdelse af de udviklende standardiseringsbestræbelser er afgørende for sømløs økosysteminteroperabilitet. IEEE's 802.3dj-gruppe er i gang med at formulere den kommende Ethernet-standard, som omfatter fysiske lag og styringsparametre for hastigheder fra 200G op til 1.6 terabit per sekund. Gruppens mål er en Ethernet MAC-datahastighed på 1.6 Tbps, der sigter mod en maksimal bitfejlrate på ikke mere end 10-13 på MAC-laget. Yderligere bestemmelser omfatter valgfri 16 & 8 lane Attachment Unit Interfaces (AUI) egnet til forskellige chipapplikationer, der udnytter 112G og 224G SerDes. Fysisk indebærer 1.6 Tbps-specifikationen transmission gennem 8 par kobber twinax-kabler i op til en meter og 8 par fiber til afstande på mellem 500 meter og 2 km. Selvom standardens fuldstændige ratificering forventes i foråret 2026, forventes kernesættet af funktioner at være færdig i 2024.

Båndbredde overhead og fejlkorrektion i et 1.6T Ethernet-undersystem

Fig. 1: Diagram, der viser komponenterne i et 1.6T Ethernet-undersystem.

I tidligere Ethernet-iterationer fokuserede PCS'en primært på datakodning til pålidelig pakkedetektering. Men med eskaleringen til 1.6T Ethernet-hastigheder bliver behovet for Forward Error Correction (FEC) tydeligt, især for at modvirke signalforringelse over selv korte links. Til dette formål fortsætter 1.6T Ethernet med at bruge Reed-Solomon FEC. Denne fremgangsmåde opbygger et kodeord, der omfatter 514 10-bit symboler kodet ind i en 544 symbolblok, hvilket resulterer i en båndbredde på 6 %. Disse FEC-kodeord er fordelt på tværs af AUI fysiske links, så hvert fysisk link (8 for 1.6T Ethernet) ikke bærer et helt kodeord. Denne metode giver ikke kun yderligere beskyttelse mod fejlbursts, men muliggør også parallelisering ved den fjerneste dekoder, hvorved latensen reduceres.

Physical Medium Attachment (PMA), med gearkasse og SerDes, bringer Ethernet-signalet til de transmitterede kanaler. For 1.6T Ethernet involverer dette 8 kanaler, der hver kører med 212 Gbps, hvilket svarer til en FEC-overhead på 6 %. Den anvendte modulationsteknik er 4-Level Pulse Amplitude Modulation (PAM-4), som koder to databits for hvert transmissionssymbol, og derved effektivt fordobler båndbredden, når den sidestilles med den traditionelle Non-Return Zero (NRZ) tilgang. Transmissionsmekanismen er afhængig af digital-til-analog-konvertering, mens en analog-til-digital-konvertering kombineret med DSP'er i den modtagende ende sikrer nøjagtig signaludtrækning.

Ydermere er det vigtigt at bemærke, at Ethernet PCS introducerer en "ydre FEC", der spænder fra ende til ende på et Ethernet-link. For at styrke kanaler med længere rækkevidde er et ekstra lag af fejlkorrektion for individuelle fysiske linjer på vej, som sandsynligvis vedtager en hamming-kode FEC. Denne korrektion forventes at finde sin primære anvendelse i optiske transceivermoduler, hvor en sådan korrektion er bydende nødvendigt.

Fig. 2: Diagram, der viser yderligere overhead tilføjet ved brug af en sammenkædet FEC for udvidet rækkevidde.

I eksempelsystemet afbildet i figur 2 er MAC'en og PCS'en forbundet via et optisk modul og en fiberstrækning. PCS'en har en bitfejlrate på 10-5 ved det optiske modullink, plus fejl fra selve det optiske link. Brug af en eneste RS-FEC end-to-end ville ikke være tilstrækkelig til at opnå de 10-13 Ethernet-standard, hvilket gør forbindelsen upålidelig. En mulighed ville være en tredobbelt implementering af separat RS FEC på hvert hop, hvilket øger omkostningerne og ventetiden betydeligt. En mere effektiv løsning er integrationen af ​​en sammenkædet Hamming Code FEC specifikt til det optiske link, der tager højde for de typiske tilfældige fejl i optiske forbindelser. Dette indre FEC-lag skaber en yderligere udvidelse af linjehastigheden fra 212 Gbps til 226 Gbps, så det er vigtigt, at SerDes kan understøtte denne linjehastighed.

Latency-udfordringer i 1.6T Ethernet-systemer

Fig. 3: Latency-sti for 1.6T Ethernet-undersystem.

Forskellige komponenter bidrager til Ethernet-latens: overførselskøen, transmissionsvarighed, mellemlang gennemløbstid og flere behandlings- og modtagetider. For at visualisere dette, overvej figur 3, som viser et omfattende 1.6T Ethernet-undersystem. Mens latenstid kan påvirkes af reaktionstiden for fjernapplikationen, er denne faktor ekstern i forhold til Ethernet og derfor ofte udelukket under latensanalyse. Minimering af latens ved Ethernet-grænsefladen kræver forståelse af de specifikke omstændigheder. For eksempel er latens muligvis ikke en primær bekymring for trunkforbindelser mellem switches på grund af iboende forsinkelser på langsommere klientlinks. Afstand spiller også en rolle; større længder introducerer mere latenstid. Det betyder selvfølgelig ikke, at vi skal overse latens i andre scenarier, at reducere latens er altid et mål.

Transmissionsforsinkelse er i sagens natur bundet til Ethernet-hastigheden og rammestørrelsen. Specifikt for et 1.6T Ethernet-system kræver overførsel af en pakke af minimumsstørrelse 0.4 ns – i det væsentlige én Ethernet-ramme pr. tick af et 2.5 GHz-ur. På den anden side tager det 8 ns at sende en standardramme i maksimal størrelse, hvilket strækker sig til 48 ns for Jumbo Frames. Det valgte medium dikterer yderligere latens. For eksempel påtager optisk fiber typisk en latenstid på 5 ns pr. meter, mens kobberkabler er marginalt hurtigere ved 4 ns pr. meter.

Et væsentligt segment af den samlede latenstid er forankret i modtagercontrolleren. RS FEC-dekoderen introducerer i sagens natur latens. For at igangsætte fejlretning skal systemet modtage 4 kodeord, som ved 1.6 Tbps svarer til 12.8 ns. Efterfølgende aktiviteter, herunder fejlkorrektion og buffering, forstærker denne latenstid. Mens FEC-kodeordslagervarigheden forbliver konsistent, er latensen under meddelelsesmodtagelse betinget af den specifikke implementering. Ikke desto mindre kan latency optimeres ved at anvende omhyggelige digitale designstrategier.

I det væsentlige er der en iboende, uundgåelig latenstid på grund af FEC-mekanismen og den fysiske afstand eller kabellængde. Ud over disse faktorer spiller designekspertise en afgørende rolle for at minimere Ethernet-controller-latenstiden. Udnyttelse af en komplet løsning, der integrerer og optimerer MAC, PCS og PHY, baner vejen for den mest effektive implementering med lav latency.

Resumé

Fig. 4: First-pass siliciumsucces for Synopsys 224G Ethernet PHY IP i 3nm proces, der viser meget lineære PAM-4 øjne.

1.6 Tbps Ethernet er skræddersyet til de mest båndbreddekrævende og latensfølsomme applikationer. Med fremkomsten af ​​224G SerDes-teknologi, i forbindelse med fremskridt inden for MAC og PCS IP, er omfattende løsninger nu tilgængelige, som løbende overholder de udviklende 1.6T Ethernet-standarder. På grund af den iboende latens i protokollen og fejlkorrektionsmetoderne skal det digitale og analoge IP-design ydermere laves omhyggeligt af ekspertdesignere for at undgå at indføre unødvendig latens i datastien.

At opnå topydelser for 1.6T SoC-design kræver en effektivt optimeret arkitektur og omhyggelig designpraksis for hver chipkomponent. Dette understreger strømbesparelse og minimerer siliciumfodaftrykket, hvilket gør 1.6T datahastigheder til en realitet. Siliciumbevist Synopsys 224G Ethernet PHY IP har sat scenen for 1.6T MAC og PCS Controller. Ved at bruge avancerede design-, analyse-, simulerings- og måleteknikker fortsætter Synopsys med at levere enestående signalintegritet og jitterydelse med en komplet Ethernet-løsning inklusive MAC+PCS+PHY.

Tidsstempel:

Mere fra Semi Engineering