Designudfordringer for højhastighedssendere

Designudfordringer for højhastighedssendere

Tidsstempel: 27. april 2023 kl. 3
Kildeknude: 2613231

Af Samad Parekh og Noman Hai

Behovet for netværksudstyr med højere båndbredde samt tilslutningsmuligheder i skyen og hyperskala datacentre driver overgangen til switch-teknologi fra 25T (terabyte) til 50T og snart til 100T. Industrien har valgt Ethernet til at drive switch-markedet ved at bruge 112G SerDes-teknologi i dag og næste generations arkitekturer, der er designet til at fungere ved 224Gb/s. Disse datahastigheder udgør ekstreme udfordringer på hele SerDes-transceiveren. Denne artikel vil undersøge nogle af udfordringerne på højhastighedssendere, herunder valget af multiplekserarkitekturer, udformningen af ​​equalizere, dataserialiseringshastigheder, valg af den passende udgangsdriver og sikring af signalintegritet.

Serialisering og multipleksing udfordringer

Lad os starte med en introduktion af den overordnede struktur af en kabeltransmitter. Senderen (TX) tager flere parallelle datastrømme med lavere hastighed, serialiserer dem til en enkelt datastrøm med højere hastighed og transmitterer den over kanalen på en sådan måde, at dataene kan genkendes i den anden ende.

Fig. 1: Blokdiagram af en TX.

Dataene kommer først ind i en række multipleksere (MUX), hvor hvert successivt trin halverer antallet af input og fordobler datahastigheden ved outputtet, indtil der er én datastrøm. Overvej 112 Gb/s-tilfældet, hvor der er 64 indgange, der kører med 1.75 Gb/s, som skal serialiseres. Mens CMOS-logik kan bruges som de første par trin, kan de sidste trin være CML-baserede (current mode logic) for at imødekomme de højere koblingshastigheder for at tilfredsstille effekt-hastigheds-afvejning [1].

En fuldhastigheds TX-arkitektur er vist nedenfor.

Fig. 2: En fuldhastigheds TX-arkitektur.

Den sidste flip-flop (FF) har strenge krav til timing og clocking. Men efterhånden som vi går op ad kæden, deler uret sig, og tidskravene lempes også. I figur 2 er serialiseringstrinene vist som fem-låse 2:1 MUX, og denne specifikke MUX-struktur kan fortsætte op i serialiseringstrinene. Imidlertid er andre MUX-arkitekturer tilgængelige, herunder tre-latch MUX, one-latch MUX, no-latch MUX eller en kombination af disse kredsløb.

Udligningsteknikker til højhastighedssendere

Efter at dataene er serialiseret, skal de udlignes for at kompensere for det frekvensafhængige tab af kommunikationskanalen. Oftest udføres denne udligning ved hjælp af en tidsdiskret feed-forward-equalizer (FFE). Tidsdiskrete FFE-arkitekturer har fordelen ved lav støjforstærkning, evnen til at annullere pre-cursorer og til nøjagtigt at kontrollere tapvægte og effektivitet med hensyn til kredsløbsrealisering on-chip. Figur 3 nedenfor viser en bølgeform plottet i PrimeWave designmiljø af hvordan en FFE kan udligne et lukket øje.

Fig. 3: Et FFE-eksempel, der viser et åbent øje efter FFE-udligning simuleret i PrimeSim.

Industrien er over tid gået over til mere fleksible, DSP-DAC-baserede arkitekturer, hvor modulering og FFE-udligning udføres i det digitale domæne, som vist i figur 4.

Fig. 4: Analog vs. DSP-baseret TX-arkitektur.

TX DAC-opløsningen er dikteret af FFE-opløsningen, som er specificeret for forskellige protokoller. For Ethernet-applikationer er DAC-opløsningen omkring 7 bit og kan implementeres som binære eller termometerkodede skiver eller en kombination af begge. Designbeslutningen er afvejningen mellem linearitet, udgangskapacitet, areal og strømforbrug.

Valg af dataserialiseringshastighed: Halv hastighed, kvart hastighed og oktal hastighed

Valg af den endelige dataserialiseringshastighed er en meget vigtig designbeslutning, da en højere hastighed aflaster clocking-hastighedskravet og reducerer strømforbruget på bekostning af et højere antal clock-faser og øget multiplekserudgangskapacitet. Vist i figur 5 er en halvhastigheds TX-arkitektur, som fjerner den endelige flip-flop og udnytter begge faser af det opdelte ur.

Fig. 5: En halv-rate TX-arkitektur.

Imidlertid påvirker arbejdscyklussen af ​​disse to faser kvaliteten af ​​det endelige output øje. Dette koncept med halvhastighedsarkitektur kan udvides til kvart- eller oktalhastigheds-MUX. Afvejningen af ​​designvalget er vist i figur 6. Baseret på nyere forskning anvender 100Gb/s-sendere kvarthastighedsarkitektur på grund af afslappede krav til ure.

Fig. 6: Datahastighed vs. klokfrekvens.

Sammenligning af outputdriverindstillinger for multipleksere: Current Mode Logic vs. Source-Series Terminated

Det endelige output fra MUX'en skal køres hen over kanalen med nok sving til at kompensere for kanaltab, alt imens strømforbruget holdes i skak. Der er hovedsageligt to valgmuligheder for outputdriveren: Current Mode Logic (CML) og Voltage Mode Logic (VML), også kaldet Source-Series Terminated (SST), som er vist i figur 7. Drivernes fordele og ulemper er opsummeret i tabel 1.

Fig. 7: CML- og SST-baserede drivere.

Tabel 1: Sammenligning af CML vs. SST-baserede drivere.

Optimering af signalintegritet

Pad Matching Network (PMN) er meget vigtigt for udgangsøjets signalintegritet. Selvom simple T-spole og pi-spoler er blevet brugt i mindre end 50GHz applikationer, for datahastigheder højere end 100Gb/sa 9th orden LC-netværk bruges normalt til at isolere driveren, ESD og output pad-kapacitansen, som vist i figur 8. Dette arrangement udvider teoretisk outputbåndbredden med en faktor på 2.8x. Designet skal optimeres til båndbredde, returtab og gruppeforsinkelse og kræver ofte omfattende 3D elektromagnetisk modellering og simulering af matrice og pakke, som er aktiveret ved hjælp af Synopsys Custom Design Platform.

Fig. 8: Pad matchende netværk.

Synopsys 224G & 112G Ethernet IP

Som branchens førende leverandør af højhastigheds SerDes IP, Synopsys tilbyder en omfattende portefølje med førende kraft, ydeevne og område, der giver designere mulighed for at opfylde de effektive tilslutningskrav for højtydende computer-SoC'er. Synopsys-designteams har udviklet forskellige nye metoder til at løse de designudfordringer, som 800G/1.6T højtydende computer-SoC'er medfører med 224G Ethernet PHY IP , 112G Ethernet PHY IP. Kom med til ISACS 2023, hvor vi præsenterer en halv dag tutorial for mere dybdegående diskussion om dette emne.

Noman Hai er leder for det analoge designteam i IP Solutions Group hos Synopsys.

Henvisning

[1] B. Razavi, "Breaking the Speed-Power Tradeoffs in Broadband Circuits: Reviewing design techniques for transceivers op til 56 GHz," i IEEE Nanotechnology Magazine, vol. 16, nr. 3, s. 6-15, juni 2022, doi: 10.1109/MNANO.2022.3160770.

Tidsstempel:

Mere fra Semi Engineering