হাই-স্পিড ওয়্যারলাইন ট্রান্সমিটারের ডিজাইন চ্যালেঞ্জ

লিখেছেন সামাদ পারেখ ও নোমান হাই

ক্লাউড এবং হাইপারস্কেল ডেটা সেন্টারে উচ্চতর ব্যান্ডউইথ নেটওয়ার্কিং সরঞ্জামের পাশাপাশি সংযোগের প্রয়োজন 25T (টেরাবাইট) থেকে 50T এবং শীঘ্রই 100T-এ সুইচ প্রযুক্তির রূপান্তর চালাচ্ছে৷ ইন্ডাস্ট্রি সুইচ মার্কেট চালানোর জন্য ইথারনেটকে বেছে নিয়েছে, আজ 112G SerDes প্রযুক্তি ব্যবহার করে এবং পরবর্তী প্রজন্মের আর্কিটেকচারগুলি 224Gb/s গতিতে কাজ করার জন্য ডিজাইন করা হয়েছে। এই ডেটা হার সমগ্র SerDes ট্রান্সসিভারে চরম চ্যালেঞ্জ তৈরি করে। এই নিবন্ধটি মাল্টিপ্লেক্সার আর্কিটেকচারের পছন্দ, ইকুয়ালাইজারের ডিজাইন, ডেটা সিরিয়ালাইজেশন রেট, উপযুক্ত আউটপুট ড্রাইভার নির্বাচন এবং সিগন্যালের অখণ্ডতা নিশ্চিত করা সহ উচ্চ-গতির ট্রান্সমিটারগুলির উপর উত্থাপিত কিছু চ্যালেঞ্জগুলি পরীক্ষা করবে।

সিরিয়ালাইজেশন এবং মাল্টিপ্লেক্সিং চ্যালেঞ্জ

একটি ওয়্যারলাইন ট্রান্সমিটারের সামগ্রিক কাঠামোর একটি ভূমিকা দিয়ে শুরু করা যাক। ট্রান্সমিটার (TX) একাধিক নিম্ন-দরের সমান্তরাল ডেটা স্ট্রিম নেয়, সেগুলিকে একটি একক উচ্চ-হারের ডেটা স্ট্রীমে সিরিয়ালাইজ করে এবং চ্যানেলের উপর এমনভাবে প্রেরণ করে যাতে ডেটা অন্য প্রান্তে সনাক্ত করা যায়।

চিত্র 1: একটি TX এর ব্লক ডায়াগ্রাম।

ডেটা প্রথমে মাল্টিপ্লেক্সার (MUX) এর একটি সিরিজে প্রবেশ করে যেখানে প্রতিটি পর্যায়ক্রমে ইনপুটের সংখ্যা অর্ধেক করে এবং একটি ডেটা স্ট্রিম না হওয়া পর্যন্ত আউটপুটে ডেটা হার দ্বিগুণ করে। 112Gb/s কেসটি বিবেচনা করুন যেখানে 64Gb/s এ 1.75টি ইনপুট চলছে যা সিরিয়ালাইজ করতে হবে। যেখানে CMOS লজিক প্রথম কয়েকটি পর্যায় হিসাবে ব্যবহার করা যেতে পারে, পরের ধাপগুলি CML-ভিত্তিক (বর্তমান মোড লজিক) হতে পারে যাতে পাওয়ার-স্পিড ট্রেড-অফকে সন্তুষ্ট করার জন্য উচ্চতর সুইচিং গতি মিটমাট করা যায় [1]।

একটি পূর্ণ-দর TX আর্কিটেকচার নীচে দেখানো হয়েছে।

চিত্র 2: একটি পূর্ণ-দর TX আর্কিটেকচার।

চূড়ান্ত ফ্লিপ-ফ্লপ (FF) এর কঠোর সময় এবং ঘড়ির প্রয়োজনীয়তা রয়েছে। যাইহোক, আমরা চেইন উপরে যেতে ঘড়ি বিভাজিত এবং সময় প্রয়োজনীয়তা এছাড়াও শিথিল হয়. চিত্র 2-এ, সিরিয়ালাইজেশন পর্যায়গুলিকে ফাইভ-ল্যাচ 2:1 MUX হিসাবে দেখানো হয়েছে এবং এই নির্দিষ্ট MUX কাঠামোটি সিরিয়ালাইজার পর্যায়ে চলতে পারে। যাইহোক, থ্রি-ল্যাচ MUX, ওয়ান-ল্যাচ MUX, নো-ল্যাচ MUX, বা এই সার্কিটগুলির সংমিশ্রণ সহ অন্যান্য MUX আর্কিটেকচার পাওয়া যায়।

উচ্চ-গতির ট্রান্সমিটারের জন্য সমীকরণ কৌশল

ডেটা সিরিয়ালাইজ করার পরে, এটি যোগাযোগ চ্যানেলের ফ্রিকোয়েন্সি-নির্ভর ক্ষতির জন্য ক্ষতিপূরণের জন্য সমান করা আবশ্যক। সাধারণত এই সমতা একটি পৃথক সময় ফিড ফরওয়ার্ড ইকুয়ালাইজার (FFE) ব্যবহার করে সঞ্চালিত হয়। বিচ্ছিন্ন সময় এফএফই আর্কিটেকচারে কম নয়েজ অ্যামপ্লিফিকেশন, প্রাক-কারসার বাতিল করার ক্ষমতা এবং ট্যাপ ওজন নিখুঁতভাবে নিয়ন্ত্রণ করার সুবিধা এবং সার্কিট রিলাইজেশন অন-চিপের ক্ষেত্রে দক্ষতা রয়েছে। নীচের চিত্র 3 এ প্লট করা একটি তরঙ্গরূপ দেখায় প্রাইমওয়েভ ডিজাইন এনভায়রনমেন্ট কিভাবে একটি FFE একটি বন্ধ চোখ সমান করতে পারে.

3 প্রাইমসিম.

সময়ের সাথে সাথে শিল্পটি আরও নমনীয়, DSP-DAC ভিত্তিক আর্কিটেকচারে চলে গেছে, যেখানে চিত্র 4-এ দেখানো হিসাবে ডিজিটাল ডোমেনে মডুলেশন এবং FFE সমীকরণ করা হয়।

চিত্র 4: এনালগ বনাম ডিএসপি ভিত্তিক TX আর্কিটেকচার।

TX DAC রেজোলিউশন FFE রেজোলিউশন দ্বারা নির্দেশিত হয় যা বিভিন্ন প্রোটোকলের জন্য নির্দিষ্ট করা হয়। ইথারনেট অ্যাপ্লিকেশনের জন্য, DAC রেজোলিউশন প্রায় 7 বিট এবং বাইনারি বা থার্মোমিটার কোডেড স্লাইস বা উভয়ের সংমিশ্রণ হিসাবে প্রয়োগ করা যেতে পারে। ডিজাইনের সিদ্ধান্ত হল রৈখিকতা, আউটপুট ক্যাপাসিট্যান্স, এলাকা এবং শক্তি খরচের মধ্যে ট্রেডঅফ।

ডেটা সিরিয়ালাইজেশন রেট পছন্দ: অর্ধ-হার, কোয়ার্টার-রেট এবং অক্টাল-রেট

চূড়ান্ত ডেটা সিরিয়ালাইজেশন রেট বাছাই করা একটি অত্যন্ত গুরুত্বপূর্ণ ডিজাইনের সিদ্ধান্ত কারণ একটি উচ্চ হার ঘড়ির গতির প্রয়োজনীয়তাকে শিথিল করে এবং উচ্চ সংখ্যক ঘড়ি পর্যায় এবং মাল্টিপ্লেক্সার আউটপুট ক্যাপাসিট্যান্স বৃদ্ধির খরচে বিদ্যুৎ খরচ কমায়। চিত্র 5 এ দেখানো হয়েছে একটি অর্ধ-দর TX আর্কিটেকচার, যা চূড়ান্ত ফ্লিপ-ফ্লপ সরিয়ে দেয় এবং বিভক্ত ঘড়ির উভয় পর্যায় ব্যবহার করে।

চিত্র 5: একটি হাফ-রেট TX আর্কিটেকচার।

যাইহোক, এই দুটি পর্যায়ের শুল্ক চক্র চূড়ান্ত আউটপুট চোখের গুণমানকে প্রভাবিত করে। হাফ-রেট আর্কিটেকচারের এই ধারণাটি কোয়ার্টার বা অক্টাল রেট MUX পর্যন্ত প্রসারিত করা যেতে পারে। নকশা পছন্দ ট্রেডঅফ চিত্র 6-এ দেখানো হয়েছে। সাম্প্রতিক গবেষণার ভিত্তিতে, 100Gb/s ট্রান্সমিটারগুলি ঘড়িতে শিথিল প্রয়োজনীয়তার কারণে কোয়ার্টার-রেট আর্কিটেকচার ব্যবহার করে।

চিত্র 6: ডেটা রেট বনাম ঘড়ির ফ্রিকোয়েন্সি।

মাল্টিপ্লেক্সারদের জন্য আউটপুট ড্রাইভার বিকল্পের তুলনা করা: বর্তমান মোড লজিক বনাম সোর্স-সিরিজ সমাপ্ত

MUX থেকে চূড়ান্ত আউটপুট অবশ্যই চ্যানেল জুড়ে যথেষ্ট সুইং সহ চালিত হতে হবে যাতে বিদ্যুতের খরচ নিয়ন্ত্রণে রাখা হয়। আউটপুট ড্রাইভারের জন্য প্রধানত দুটি পছন্দ রয়েছে: বর্তমান মোড লজিক (CML) এবং ভোল্টেজ মোড লজিক (VML), যাকে সোর্স-সিরিজ টার্মিনেটেড (SST)ও বলা হয়, যা চিত্র 7-এ দেখানো হয়েছে৷ ড্রাইভারগুলির সুবিধা এবং অসুবিধাগুলি সংক্ষিপ্ত করা হয়েছে৷ টেবিল 1 এ।

চিত্র 7: CML এবং SST ভিত্তিক ড্রাইভার।

সারণি 1: CML বনাম SST ভিত্তিক ড্রাইভারের তুলনা করা।

সংকেত অখণ্ডতা অপ্টিমাইজ করা

আউটপুট চোখের সংকেত অখণ্ডতার জন্য প্যাড ম্যাচিং নেটওয়ার্ক (PMN) খুবই গুরুত্বপূর্ণ। যদিও সাধারণ টি-কয়েল এবং পাই-কয়েল 50GHz এর কম অ্যাপ্লিকেশনে ব্যবহার করা হয়েছে, 100Gb/sa 9 এর চেয়ে বেশি ডেটা হারের জন্য^th অর্ডার এলসি নেটওয়ার্ক সাধারণত ড্রাইভার, ESD, এবং আউটপুট প্যাড ক্যাপাসিট্যান্সকে বিচ্ছিন্ন করার জন্য নিযুক্ত করা হয়, যেমনটি চিত্র 8-এ দেখানো হয়েছে। ব্যান্ডউইথ, রিটার্ন লস এবং গ্রুপ-বিলম্বের জন্য ডিজাইনটিকে অপ্টিমাইজ করা দরকার এবং প্রায়শই ব্যাপক 2.8D ইলেক্ট্রোম্যাগনেটিক মডেলিং এবং ডাই এবং প্যাকেজের সিমুলেশন প্রয়োজন, যা ব্যবহার করে সক্ষম করা হয় Synopsys কাস্টম ডিজাইন প্ল্যাটফর্ম.

চিত্র 8: প্যাড ম্যাচিং নেটওয়ার্ক।

Synopsys 224G এবং 112G ইথারনেট আইপি

শিল্পের প্রধান প্রদানকারী হিসাবে উচ্চ-গতির SerDes আইপি, Synopsys নেতৃস্থানীয় শক্তি, কর্মক্ষমতা, এবং এলাকা সহ একটি ব্যাপক পোর্টফোলিও অফার করে, যা ডিজাইনারদের উচ্চ-পারফরম্যান্স কম্পিউটিং SoC-এর দক্ষ সংযোগের প্রয়োজনীয়তা পূরণ করতে দেয়। Synopsys ডিজাইন দলগুলি 800G/1.6T উচ্চ-পারফরম্যান্স কম্পিউটিং SoCs দ্বারা আরোপিত ডিজাইন চ্যালেঞ্জগুলি সমাধান করার বিভিন্ন অভিনব পদ্ধতি তৈরি করেছে 224G ইথারনেট PHY আইপি এবং 112G ইথারনেট PHY আইপি. আইএসএসিএস 2023 এ আমাদের সাথে যোগ দিন যেখানে আমরা একটি অর্ধ-দিন উপস্থাপনা করব অভিভাবকসংবঁধীয় এই বিষয়ে আরও গভীর আলোচনার জন্য।

নোমান হাই সিনোপসিসের আইপি সলিউশন গ্রুপের এনালগ ডিজাইন দলের একজন ম্যানেজার।

উল্লেখ

[1] বি. রাজাভি, "ব্রডব্যান্ড সার্কিটগুলিতে গতি-পাওয়ার ট্রেডঅফস: 56 GHz পর্যন্ত ট্রান্সসিভারের জন্য ডিজাইন কৌশল পর্যালোচনা করা," IEEE ন্যানোটেকনোলজি ম্যাগাজিনে, ভলিউম। 16, না। 3, পৃ. 6-15, জুন 2022, doi: 10.1109/MNANO.2022.3160770।

• এসইও চালিত বিষয়বস্তু এবং পিআর বিতরণ। আজই পরিবর্ধিত পান।
• প্লেটোএআইস্ট্রিম। Web3 ডেটা ইন্টেলিজেন্স। জ্ঞান প্রসারিত. এখানে প্রবেশ করুন.
• অ্যাড্রিয়েন অ্যাশলির সাথে ভবিষ্যত মিন্টিং। এখানে প্রবেশ করুন.
• উত্স: https://semiengineering.com/design-challenges-of-high-speed-wireline-transmitters/