تحديات التصميم لأجهزة الإرسال السلكية عالية السرعة

تحديات التصميم لأجهزة الإرسال السلكية عالية السرعة

الطابع الزمني: 27 أبريل 2023 ، الساعة 3:08 صباحًا
عقدة المصدر: 2613231

بقلم صمد باريخ ونعمان هاي

إن الحاجة إلى معدات شبكات ذات نطاق ترددي أعلى بالإضافة إلى الاتصال في مراكز البيانات السحابية وفائقة النطاق هي التي تدفع انتقال تقنية التبديل من 25 تيرابايت (تيرابايت) إلى 50 تيرابايت وقريبًا إلى 100 تيرابايت. اختارت الصناعة شبكة Ethernet لقيادة سوق المحولات، وذلك باستخدام تقنية 112G SerDes اليوم وبنيات الجيل التالي المصممة للعمل بسرعة 224 جيجابت/ثانية. تشكل معدلات البيانات هذه تحديات كبيرة على جهاز الإرسال والاستقبال SerDes بأكمله. سوف تدرس هذه المقالة بعض التحديات التي تطرحها أجهزة الإرسال عالية السرعة، بما في ذلك اختيار بنيات معدد الإرسال، وتصميم المعادلات، ومعدلات تسلسل البيانات، واختيار برنامج تشغيل الإخراج المناسب وضمان سلامة الإشارة.

تحديات التسلسل والمضاعفة

لنبدأ بمقدمة عن الهيكل العام لجهاز الإرسال السلكي. يأخذ جهاز الإرسال (TX) عدة تدفقات بيانات متوازية ذات معدل منخفض، ويقوم بتسلسلها في دفق بيانات واحد ذي معدل أعلى، وينقلها عبر القناة بطريقة يمكن التعرف على البيانات من خلالها على الطرف الآخر.

الشكل 1: مخطط كتلة لـ TX.

تدخل البيانات أولاً في سلسلة من معددات الإرسال (MUX) حيث تؤدي كل مرحلة متتالية إلى خفض عدد المدخلات إلى النصف ومضاعفة معدل البيانات عند الإخراج حتى يكون هناك دفق بيانات واحد. خذ بعين الاعتبار حالة 112 جيجابت/ثانية حيث يوجد 64 مدخلاً تعمل بسرعة 1.75 جيجابت/ثانية ويجب إجراء تسلسل لها. في حين يمكن استخدام منطق CMOS كمراحل قليلة أولى، قد تكون المراحل الأخيرة قائمة على CML (منطق الوضع الحالي) لاستيعاب سرعات التبديل الأعلى لتلبية مقايضة سرعة الطاقة [1].

يتم عرض بنية TX ذات المعدل الكامل أدناه.

الشكل 2: بنية TX ذات المعدل الكامل.

يتميز التقليب النهائي (FF) بمتطلبات صارمة للتوقيت وتسجيل الوقت. ومع ذلك، عندما نصعد إلى أعلى السلسلة، تنقسم الساعة وتخفف أيضًا متطلبات التوقيت. في الشكل 2، تظهر مراحل التسلسل على شكل مزالج خماسي 2:1 MUX ويمكن أن يستمر هيكل MUX المحدد هذا في مراحل التسلسل. ومع ذلك، تتوفر بنيات MUX الأخرى بما في ذلك MUX ثلاثي المزلاج، أو MUX ذو المزلاج الواحد، أو MUX بدون مزلاج، أو مزيج من هذه الدوائر.

تقنيات المعادلة لأجهزة الإرسال عالية السرعة

بعد إجراء تسلسل للبيانات، يجب معادلة البيانات لتعويض فقدان قناة الاتصال المعتمد على التردد. يتم إجراء هذه المعادلة بشكل شائع باستخدام معادل التغذية الأمامية (FFE) المنفصل للوقت. تتمتع معماريات FFE ذات الوقت المنفصل بميزة تضخيم الضوضاء المنخفض، والقدرة على إلغاء المؤشرات المسبقة والتحكم بدقة في أوزان النقر، والكفاءة من حيث تحقيق الدائرة على الشريحة. ويبين الشكل 3 أدناه الشكل الموجي المرسوم في بيئة تصميم PrimeWave كيف يمكن لـ FFE معادلة العين المغلقة.

الشكل 3: مثال FFE يُظهر عينًا مفتوحة بعد محاكاة معادلة FFE PrimeSim.

لقد انتقلت الصناعة مع مرور الوقت إلى معماريات أكثر مرونة تعتمد على DSP-DAC، حيث يتم التعديل ومعادلة FFE في المجال الرقمي، كما هو مبين في الشكل 4.

الشكل 4: بنية TX التناظرية مقابل بنية TX القائمة على DSP.

يتم تحديد دقة TX DAC بواسطة دقة FFE المحددة لبروتوكولات مختلفة. بالنسبة لتطبيقات Ethernet، تبلغ دقة DAC حوالي 7 بتات ويمكن تنفيذها كشرائح ثنائية أو شرائح مشفرة بمقياس حرارة، أو مزيج من الاثنين معًا. قرار التصميم هو المفاضلة بين الخطية وسعة الإخراج والمساحة واستهلاك الطاقة.

خيارات معدل تسلسل البيانات: معدل نصف، ومعدل ربع، ومعدل ثماني

يعد اختيار معدل تسلسل البيانات النهائي قرارًا تصميميًا مهمًا للغاية حيث أن المعدل الأعلى يخفف من متطلبات سرعة تسجيل الوقت ويقلل من استهلاك الطاقة على حساب عدد أكبر من مراحل الساعة وزيادة سعة خرج مُضاعِف الإرسال. يظهر في الشكل 5 بنية TX بنصف المعدل، والتي تزيل التقليب النهائي وتستخدم كلا مرحلتي الساعة المقسمة.

الشكل 5: بنية TX بنصف المعدل.

ومع ذلك، فإن دورة العمل لهاتين المرحلتين تؤثر على جودة عين الإخراج النهائية. يمكن توسيع مفهوم البنية ذات المعدل النصفي إلى معدل MUX ربع أو ثماني. يظهر الشكل 6 مقايضة اختيار التصميم. بناءً على الأبحاث الحديثة، تستخدم أجهزة الإرسال بسرعة 100 جيجابت/ثانية بنية ربع المعدل بسبب المتطلبات المريحة على الساعات.

الشكل 6: معدل البيانات مقابل تردد الساعة.

مقارنة خيارات برنامج تشغيل الإخراج لمضاعفات الإرسال: منطق الوضع الحالي مقابل إنهاء سلسلة المصدر

يجب أن يتم دفع الإخراج النهائي من MUX عبر القناة مع تأرجح كافٍ للتعويض عن خسائر القناة، كل ذلك مع الحفاظ على استهلاك الطاقة تحت السيطرة. هناك خياران رئيسيان لبرنامج تشغيل الإخراج: منطق الوضع الحالي (CML) ومنطق وضع الجهد (VML)، ويسمى أيضًا سلسلة المصدر المنتهية (SST)، والتي تظهر في الشكل 7. يتم تلخيص إيجابيات وسلبيات برامج التشغيل في الجدول 1.

الشكل 7: برامج التشغيل المستندة إلى CML وSST.

الجدول 1: مقارنة برامج التشغيل المستندة إلى CML مقابل SST.

تحسين سلامة الإشارة

تعتبر شبكة مطابقة الوسادة (PMN) مهمة جدًا لسلامة إشارة عين الخرج. على الرغم من استخدام ملفات T-coil وpi-coils البسيطة في تطبيقات أقل من 50 جيجا هرتز، إلا أنه بالنسبة لمعدلات البيانات الأعلى من 100 جيجابت/ثانية أ 9th عادةً ما يتم استخدام شبكة LC لعزل سعة المحرك وESD ولوحة الإخراج، كما هو موضح في الشكل 8. يعمل هذا الترتيب نظريًا على توسيع عرض النطاق الترددي للإخراج بعامل 2.8x. يحتاج التصميم إلى تحسينه لعرض النطاق الترددي وخسارة الإرجاع وتأخير المجموعة، وغالبًا ما يتطلب نمذجة كهرومغناطيسية ثلاثية الأبعاد واسعة النطاق ومحاكاة القالب والحزمة، والتي يتم تمكينها باستخدام منصة التصميم المخصص Synopsys.

الشكل 8: شبكة مطابقة الوسادة.

سينوبسيس 224 جيجا و112 جيجا إيثرنت IP

باعتبارها المزود الأول لهذه الصناعة عالية السرعة SerDes IPتقدم Synopsys مجموعة شاملة ذات قوة وأداء ومساحة رائدة، مما يسمح للمصممين بتلبية متطلبات الاتصال الفعالة لأنظمة SoC للحوسبة عالية الأداء. طورت فرق التصميم في سينوبسيس طرقًا جديدة مختلفة لحل تحديات التصميم التي تفرضها 800G/1.6T من الحوسبة عالية الأداء على نظام SoCs مع 224G إيثرنت PHY IP و  112G إيثرنت PHY IP. انضم إلينا في ISACS 2023 حيث سنقدم عرضًا لمدة نصف يوم البرنامج التعليمي لمزيد من المناقشة المتعمقة حول هذا الموضوع.

نعمان هاي هو مدير فريق التصميم التناظري في مجموعة حلول IP في Synopsys.

الرقم المرجعي

[1] ب. رضوي، "كسر مقايضات السرعة والطاقة في دوائر النطاق العريض: مراجعة تقنيات التصميم لأجهزة الإرسال والاستقبال حتى 56 جيجا هرتز،" في مجلة IEEE Nanotechnology، المجلد. 16، لا. 3، الصفحات من 6 إلى 15، يونيو 2022، دوى: 10.1109/MNANO.2022.3160770.

الطابع الزمني:

اكثر من شبه هندسة